JPH0239128A - アクティブマトリクス液晶表示装置 - Google Patents

アクティブマトリクス液晶表示装置

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JPH0239128A
JPH0239128A JP63188449A JP18844988A JPH0239128A JP H0239128 A JPH0239128 A JP H0239128A JP 63188449 A JP63188449 A JP 63188449A JP 18844988 A JP18844988 A JP 18844988A JP H0239128 A JPH0239128 A JP H0239128A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アクティブマトリクス基板をその一例として
含む、透明導電膜付透明絶縁基板の構造に関するもので
ある。
〔従来の技術〕
透明導電膜は、透明絶縁基板は、液晶を用いたフラット
パネルデイスプレィ用の基板として、特にこの基板上に
薄膜スイッチング素子を形成したアクティブマトリクス
基板として、近年研究開発が盛んである。
従来アクティブマトリクス基板においては、特開昭58
−130561号に記載のように、その基板上において
、次の第2図に示す様な構造の部分がある。
第2図はアクティブマトリクス基板上の1部分である、
電荷保持用キャパシタの断面図を示す。1は透明絶縁性
基板、2は透明導電膜(酸化スズ。
酸化インジウムあるいはインジウムスズ酸化物)、3は
絶縁膜(S i Ox等)、4は透明導電膜を表す、透
明導電膜2と、4と、それらの間の絶縁膜3とにより電
荷保持用キャパシタが形成されている。ここで、透明導
電膜4は薄膜トランジスタ等の薄膜スイッチング素子に
接続される画素電極であり、透明導電膜2は、一定電位
とする共通電極である。
本構造において導明導電膜2は、絶縁膜3に覆われてい
る。そのため、透明導電膜2に電位を与えるために、絶
縁膜3にコンタクトホールを形成し、この穴と絶縁膜3
の上に配線を形成し、この配線を外側に引き出して、電
源と接続する必要がある。第2図の5はコンタクトホー
ル、6は金属配線、7はコンタク1一部を表す。
従来、この電圧供給用の導電膜6はスパッタ法等により
アルミなどの金属を用いて形成していた。
〔発明が解決しようとする課題〕
上記従来技術は、第2図の、透明導電膜2と、アルミ等
の金属配線6とのコンタクト部7において、オーミック
コンタク1−がとれず、十分な動作が実現出来ないとい
う問題があった。これを以下詳細に説明する。
第3図の実線は、第2図の、透明導電膜2と、金属配線
6との間の電圧−電流特性を表す。電圧を印可しても、
1v以下では、電流はほとんど流れず高抵抗であり、印
加電圧が1■を超えると。
電流が流れる、すなわちダイオ−特性を示す。このため
、金属配線6に基板外部から印加された電圧が、このコ
ンタクト部7を介して透明導電膜2に十分に印加されず
、透明導電膜に所望の電圧を与えることが出来ない。ま
た、一般に、アクティブマトリクス基板においては、交
流駆動を行うが、この場合、第3図の高抵抗部分は、電
荷保持用キャパシタ等の容量と接続されているため、い
わゆるRC回路を形成して、動作の遅延を引きおこす。
電圧−電流特性が第3図の様なダイオード特性を持つ理
由は、次のとおりである。
第2図の透明導電膜2は、酸化スズ、酸化インジウム、
またはインジウムスズ酸化物であるが、これらは、その
膜中に酸素を含んでいる。そのため、アルミ等の金属配
線6と透明導電膜2との間の、コンタクト部7において
は、このアルミ等の金属配線が酸化され、絶縁性の酸化
膜が形成される。そのため、高電界を印加しない限り、
このコンタクト部7は電流を通さない。
また、第2図の製造プロセスにおいて、たとえば、スイ
ッチング素子として多結晶シリコンを用いた薄膜トラン
ジスタを用いたアクティダマ1−リクス基板においては
、一般にプロセスの温度が500℃〜1000℃程度と
高い。この様な高温にコンタクト部7がさらされると、
アルミ等の金属配線6の酸化が促進され、電圧−電流特
性は第3図の点線に示す様に、高温にさらされない場合
に比べて一層悪くなる。
本発明の目的は、絶縁膜に覆われた透明導電「と、これ
に電気を印加するための配線との安定かつ、すぐれたコ
ンタクト特性を示す構造を提供することにある。
〔課題を解決するための手段〕
上記目的は、絶縁膜に覆われた透明導電膜に対してコン
タクトホールを介してコンタク1−をとる配線を、その
透明導電膜と同じ暎によって形成することにより、達成
される。
〔作用〕
絶縁膜によって覆われた透明導電膜と、それに対してコ
ンタクトホールを介してコンタクトをとる配線が同じ膜
であるため、これら2つのコンタクト面には、コンタク
ト不良の原因となる絶縁膜が形成されることはない。よ
って、良好なオーミックコンタクトが得られる。
また、多結晶シリコンを用いたTPTにより構成された
アクティブマトリクス基板においても、プロセス温度が
高いことによりコンタク1〜特性の低下がおこらない。
〔実施例〕
以下、本発明の実施例を第1図、第4図、第5図、第6
図を用いて説明する。
第4図は、アクティブマトリクス基板の説明図であり、
等価回路を表す98は薄膜トランジスタ、9は電荷保持
用キャパシタ、10は、液晶層の容量、11は、走査線
、12は信号線、13は、走査線と信号線のクロス部、
14は、電荷保持用キャパシタの、共通電極に電位を与
えるための配線、15は、配線14に電気を印加するた
めの、外部電源とのコンタクト部分を表す。16の点線
で囲まれた領域は表示部を表す。表示部16はこの様に
薄膜トランジスタとキャパシタがマトリクス状に形成さ
れている。
走査線1°1は走査回路にコンタクト部分17によって
接続され、また、信号NfA12は、コンタクト部分1
8によって信号回路に接続される。これら走査回路と信
号回路は、アクティブマトリクス基板とは別にLSI等
で構成され、基板に接続する場合や、表示部16と同一
基板上に形成される場合がある。また、電荷保持用キャ
パシタ9は、液晶層の容量10のみでは1Ml荷の保持
が十分でない場合にこの容量10と並列して設ける電荷
の保持特性を改善するものであり、表示部1Gの設計に
よって必要である場合とそうでない場合がある。
第1図に、第4図のコンタクト部17に対して本発明を
実施した例を示す。第1図(、)は、コンタクト部18
、第1図(b)は表示部の1画素の薄膜トランジスタの
断面図を示す。
ガラス基板19の上に多結晶シリコン、アモルファスシ
リコン等の半導体膜20をCVD法等によって形成し、
その上に、ゲート絶縁膜21を形成し、ゲート電極22
を自己整合的に形成する。
イオン打込み法などによりソース領域23.ドレイン領
域24を形成し、この様にしてコプレナー型の薄膜トラ
ンジスタを形成する。次に、インジウムスズ酸化物等の
透明導電膜を全面に形成し、パターニングして第4図の
信号線12に相当する信号線25、及び画素電極26を
形成する。ここで信号線25は、ソース領域23に、ま
た画素電極26はドレイン領域24に接続されている。
この上に、S i 02などの絶縁膜をCVD法等によ
って形成し1層間絶縁膜27とする。層間M縁股27に
対し、コンタクトホール28..29を開け、次にこの
上に透明導電膜25と同じ膜を形成し、この膜をパター
ニングして配線30.及び第4図の走査線11に対応す
る走査線31を形成する。
配線29は、信号線と信号回路との接続に用いるための
配線であり、また第4図の2層配線部13は、第7図に
おいて層間絶縁膜27によって信号線、走査線を絶縁分
離する構造となっている。
第1図において1層間絶縁膜27によって信号線25が
覆われているため、これに信号電圧を印可するためにコ
ンタクトホール28によって基板の表面に配線28を設
け、信号回路と接続してこのコンタクトホール28は、
第4図のコンタクト部18に相当する。ここで、配線3
oは、信号線25と同じ膜を用いているため、コンタク
トホール28においてオーミックに信号線25と接続さ
れる。従来、配線30は、アルミなどの金属を用いてい
タカ、これに比べ1木刀式では十分にコンタクト抵抗の
小さい、良好なオーミックコンタクトが得られる。その
ため動作の遅延などを引き起こすことがない。
また、本構造では、走査線、信号線ともに、透明導電膜
を用いている。従来、これらはアルミなどの金属を用い
ていたが、この場合は、透過光が光によって乱反射さり
、表示特性を低下させるという問題が生じるが本構造で
は、これらが透明膜で形成されているため、その様な問
題はおこらない。
また、本実施例において、薄膜トランジスタの形成法及
び構造は第1図(b)に示した例に限るものではなく、
たとえば、逆スタが構造等の薄膜トランジスタにおいて
も、第1図(a)に示したコンタクト構造を持つ場合に
おいて、同様に適用可能なものである。
また、本実施例は、信号線が絶縁膜に覆われている場合
の実施例であるが、逆に、走査線が層間絶縁膜27によ
って覆われている場合においても、本発明は走査線と走
査回路との第4図におけるコンタクト部17を第1図(
a)と同様の構造とすることによって適用できる。
第5図に、第1図のクロス部13に対して、本発明を実
施した例を示す。第5図(a)はクロス部13.第5図
(b)は1画素の薄膜トランジスタのそれぞれ断面を示
す。
薄膜トランジスタを第1図と同様に形成後、インジウム
スズ酸化物等の透明導電膜の配線32を形成する。この
上に、5iOzなどの絶縁膜を用いて層間絶縁膜33を
形成する。次にこの層間絶縁膜に対してコンタクトホー
ル34,35を開口し、次にこの上に透明導電膜32と
同じ透明導電膜を形成後、パターニングを行って、信号
線36゜走査線37.及び画素部Vi438を形成する
第5図(b)においては、信号線36と、走査線37が
同一平面内にある。そのため、第4図における走査線と
信号線とのクロス部13において、これらがショートし
ない様に第5図(a)に示した2層配線を行う必要があ
る。本図の配線31は、信号線37と同じ膜によって形
成されているため、コンタクトホール34における、配
線31と、信号線37とのコンタクトはオーミックとな
り、動作の遅延を引きおこすことがない。
本実施例は、第4図のクロス部13における実施例であ
るが、表示部16と同一基板上に非線形素子として画素
部と同じ薄膜トランジスタによって走査回路、及び信号
回路を形成する場合において、その回路の配線クロス部
分にも用いることができる。
第6図は、第1図のコンタクト部15に対して、本発明
を実施した例を示す。第6図(a)は、コンタクト部、
第6図(b)は、1画素における薄膜トランジスタ、及
び電荷保持用キャパシタの断面図を示す。
ガラス基板19の上に、第1図(b)と同様にし薄膜ト
ランジスタを形成後、インジウムスズ酸化物等の透明導
電膜39を形成する。この」二に、容量用絶縁膜40を
形成後、コンタクトホール41.43を形成して、その
」二に、透明導電膜39と同じ透明導電膜を形成後、パ
ターニングして配線42、及び画素電極38を形成する
本図において、透明導電膜39のうち、44の部分と画
素電極38によって、電荷保持用キャパシタが形成され
ている。44は、このキャパシタの片方の電極であり、
一定電位とする共通電極となる。また、この透明導電膜
39のうち、45の部分は、第1図の共通電極の配線1
4に対応している。また配線42は、共通電極44に電
圧を供給するための配線であり、この基板の外部に設け
られた電源と接続される。
本実施例において配線42と、透明導電膜39は同じ膜
である。よってコンタクト部41において、安定かつ良
好なオーミックコンタク1−が得られ、動作の遅延をお
こすことがない。
〔発明の効果〕
本発明によれば、アクティブマトリクス基板において、
絶縁膜によって覆われたインジウムスズ酸化物等の透明
導電膜に対して、安定かつ優れたオーミックコンタクト
をとることが出来るので、動作の遅延が抑えられ、この
アクティブマトリクス基板を用いた液晶表示装置の表示
特性を良好にすることが出来る。
【図面の簡単な説明】
第1図はコンタクト部の断面図、第2図は従来技術の断
面図、第3図は透明導電膜と金属配線との電圧電流特性
図、第4図はアクティブマトリクス基板の説明図、第5
図はクロス部を示す図、第6図はコンタクト部を示す図
である。 19・・・ガラス基板、25・・・信号線、27・・・
層間絶縁膜、28・・・コンタクトホール、30・・・
配線。 32・・・配線、33・・・層間絶縁膜、34・・・コ
ンタクトホール、37・・・走査線、39・・・透明導
電膜、40・・・容量用絶縁膜、41:・コンタクトホ
ール、第 図 (α) 第3 ’:1’: 6図 (α)

Claims (1)

  1. 【特許請求の範囲】 1、透明絶縁基板上に、酸化インジウム、酸化スズある
    いはインジウムスズ酸化物の第1の透明導電膜を形成し
    、その透明導電膜上にSiO_2膜等の絶縁膜を形成し
    、その絶縁膜に第1の透明導電膜に対するコンタクトホ
    ールを形成し、絶縁膜上に第2の導電膜による配線を形
    成して、この第2の導電膜によって、第1の透明導電膜
    との電気的コンタクトをとる構造の透明導電膜と、絶縁
    膜、導電膜を具備する透明導電膜付透明絶縁基板におい
    て、第2の導電膜の配線を、第1の透明導電膜と同じ膜
    を用いることを特徴とした透明導電膜付透明絶縁基板。 2、透明絶縁基板として、その基板上に薄膜スイッチン
    グ素子及び透明導電膜、駆動電極からなる画素回路をマ
    トリクス状に形成し、薄膜スイッチング素子間を結ぶ信
    号配線と走査配線の2層配線のうち、少なくともその2
    層配線の間の層間絶縁膜の下に形成された片方の配線を
    、透明導電膜によって形成した液晶表示装置におけるア
    クティブマトリクス基板を用いた場合において、その層
    間絶縁膜の下に形成された透明導電膜による配線に対す
    る層間絶縁膜を介したコンタクトを、この配線に用いた
    ものと同じ透明導電膜の配線によって行うことを特徴と
    する特許請求の範囲第1項記載の透明導電膜付透明絶縁
    基板。 3、透明絶縁性基板として、その基板上に薄膜スイッチ
    ング素子及び透明導電膜、駆動電極からなる画素回路を
    マトリクス状に形成し、加えて、各画素に対して、一定
    電位とする共通電極を透明導電膜によって形成し、その
    上に容量形成用の絶縁膜を形成し、その上に薄膜スイッ
    チング素子と接続された画素電極を透明導電膜で形成し
    、これら2枚の透明導電膜によって容量用絶縁膜をはさ
    んだ構造を持つ電荷保持用キャパシタを形成した電荷保
    持用キャパシタ付アクテイブマトリクス基板を用いた場
    合において、一定電位とする共通電極に、容量用絶縁膜
    を介してコンタクトをとるに際して、コンタクトホール
    の形成後、この共通電極を形成したものと同じ透明導電
    膜の配線を用いたコンタクトをとることを特徴とする特
    許請求の範囲第1項記載の透明導電膜付透明絶縁基板。 4、薄膜スイッチング素子として、多結晶シリコンを用
    いた薄膜トランジスタを用いたことを特徴とする特許請
    求の範囲第2項または第3項記載のアクティブマトリク
    ス基板。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06258670A (ja) * 1992-12-10 1994-09-16 Gold Star Co Ltd 液晶表示装置及びその製造方法
JP2002023192A (ja) * 2000-07-05 2002-01-23 Semiconductor Energy Lab Co Ltd 液晶表示装置
US6713783B1 (en) 1991-03-15 2004-03-30 Semiconductor Energy Laboratory Co., Ltd. Compensating electro-optical device including thin film transistors
JP2014016631A (ja) * 2013-09-05 2014-01-30 Semiconductor Energy Lab Co Ltd 半導体装置、モジュール及び電子機器
JP2014067057A (ja) * 2000-02-22 2014-04-17 Semiconductor Energy Lab Co Ltd 表示装置
JP2014123137A (ja) * 2000-08-14 2014-07-03 Semiconductor Energy Lab Co Ltd 表示装置
JP2015014799A (ja) * 2014-08-25 2015-01-22 株式会社半導体エネルギー研究所 表示装置、モジュール及び電子機器
US9059216B2 (en) 2000-12-11 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940582A (ja) * 1982-08-30 1984-03-06 Seiko Epson Corp 半導体装置
JPS6239821A (ja) * 1985-08-15 1987-02-20 Toppan Printing Co Ltd 二層配線基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940582A (ja) * 1982-08-30 1984-03-06 Seiko Epson Corp 半導体装置
JPS6239821A (ja) * 1985-08-15 1987-02-20 Toppan Printing Co Ltd 二層配線基板の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713783B1 (en) 1991-03-15 2004-03-30 Semiconductor Energy Laboratory Co., Ltd. Compensating electro-optical device including thin film transistors
JPH06258670A (ja) * 1992-12-10 1994-09-16 Gold Star Co Ltd 液晶表示装置及びその製造方法
JP2019197232A (ja) * 2000-02-22 2019-11-14 株式会社半導体エネルギー研究所 液晶表示装置
JP2014067057A (ja) * 2000-02-22 2014-04-17 Semiconductor Energy Lab Co Ltd 表示装置
US9318610B2 (en) 2000-02-22 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9869907B2 (en) 2000-02-22 2018-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002023192A (ja) * 2000-07-05 2002-01-23 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2014123137A (ja) * 2000-08-14 2014-07-03 Semiconductor Energy Lab Co Ltd 表示装置
US10665610B2 (en) 2000-12-11 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
US9059216B2 (en) 2000-12-11 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
US9666601B2 (en) 2000-12-11 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
JP2014016631A (ja) * 2013-09-05 2014-01-30 Semiconductor Energy Lab Co Ltd 半導体装置、モジュール及び電子機器
JP2015014799A (ja) * 2014-08-25 2015-01-22 株式会社半導体エネルギー研究所 表示装置、モジュール及び電子機器

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