JPH023919A - 半導体装置内のシリサイド層のピールオフを防ぐ方法 - Google Patents
半導体装置内のシリサイド層のピールオフを防ぐ方法Info
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- JPH023919A JPH023919A JP1007538A JP753889A JPH023919A JP H023919 A JPH023919 A JP H023919A JP 1007538 A JP1007538 A JP 1007538A JP 753889 A JP753889 A JP 753889A JP H023919 A JPH023919 A JP H023919A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
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- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明は半導体装置の製造に関し、より詳細には、半
導体装置内の金属半導体化合物の層の製造に関する。
導体装置内の金属半導体化合物の層の製造に関する。
関連技術の説明
金属半導体化合物、たとえば、シリサイドは、たとえば
、電界効果トランジスタのためのゲートの形成において
ポリシリコン層上に金属半導体層を設けることによって
、半導体装置内のゲートおよび相互接続の抵抗率を減少
させるのに使用されてきた。抵抗率のこのような減少の
利点は、［固体回路のＩ ＥＥＥジャーナル第５Ｃ−１
５巻、第４号、１９８０年８月（ＩＥＥＥ Ｊｏｕｒ
ｎａＩ ｏｆ ５ｏｌｉｄ−ｓｔａｔｅ Ｃ１ｒ
ｃｕｉｔｓ Ｖｏｌ、５Ｃ−１５，Ｎｏ、４．Ａｕｇ
ｕｓｔ １９８０）Ｊのムラ−力（Ｍｕｒａｒｋａ）
等による「低抵抗率ゲートおよび相互接続のためのチタ
ンおよびタンタルの耐熱性シリサイドｔｓ）Ｊで論議さ
れている。しかしながら、従来の電界効果トランジスタ
の形成の際に、ポリシリコン層上に形成された金属半導
体化合物層はポリシリコンのビールオフ（ｐｅｅｌ−ｏ
ｆｆ）への傾向を有する。金属半導体層の形成に引き続
く処理ステップの間に起こる金属半導体化合物（シリサ
イド）ビールオフは、ビールオフによって影響されたウ
ェーハが廃物にされることを引き起こす重大な問題であ
る。さらに、ビールオフによって影響を受けたウェーハ
を処理するのに利用された装置は、洗浄されなければな
らない。
、電界効果トランジスタのためのゲートの形成において
ポリシリコン層上に金属半導体層を設けることによって
、半導体装置内のゲートおよび相互接続の抵抗率を減少
させるのに使用されてきた。抵抗率のこのような減少の
利点は、［固体回路のＩ ＥＥＥジャーナル第５Ｃ−１
５巻、第４号、１９８０年８月（ＩＥＥＥ Ｊｏｕｒ
ｎａＩ ｏｆ ５ｏｌｉｄ−ｓｔａｔｅ Ｃ１ｒ
ｃｕｉｔｓ Ｖｏｌ、５Ｃ−１５，Ｎｏ、４．Ａｕｇ
ｕｓｔ １９８０）Ｊのムラ−力（Ｍｕｒａｒｋａ）
等による「低抵抗率ゲートおよび相互接続のためのチタ
ンおよびタンタルの耐熱性シリサイドｔｓ）Ｊで論議さ
れている。しかしながら、従来の電界効果トランジスタ
の形成の際に、ポリシリコン層上に形成された金属半導
体化合物層はポリシリコンのビールオフ（ｐｅｅｌ−ｏ
ｆｆ）への傾向を有する。金属半導体層の形成に引き続
く処理ステップの間に起こる金属半導体化合物（シリサ
イド）ビールオフは、ビールオフによって影響されたウ
ェーハが廃物にされることを引き起こす重大な問題であ
る。さらに、ビールオフによって影響を受けたウェーハ
を処理するのに利用された装置は、洗浄されなければな
らない。
ポリシリコンゲート電界効果トランジスタ（ＦＥＴｓ）
の公知の電気的および物理的特性を保持するように、ｌ
ｌｉにシリサイドからのみ形成されたゲートの代わりに
、ポリシリコンおよびシリサイドの二重層が用いられる
。こうして、二重層ゲート構造が、現存する製品設計に
新たな改善を施すことができる。他方では、シリサイド
ゲートＦＥＴ５は製品設計のさらに他の変更を必要とす
るであろう。ポリシリコンゲートＦＥＴ５の公知の特徴
は、ポリシリコンの少なくとも１つの原子層を有するポ
リシリコンゲートを設けることによって維持される。
の公知の電気的および物理的特性を保持するように、ｌ
ｌｉにシリサイドからのみ形成されたゲートの代わりに
、ポリシリコンおよびシリサイドの二重層が用いられる
。こうして、二重層ゲート構造が、現存する製品設計に
新たな改善を施すことができる。他方では、シリサイド
ゲートＦＥＴ５は製品設計のさらに他の変更を必要とす
るであろう。ポリシリコンゲートＦＥＴ５の公知の特徴
は、ポリシリコンの少なくとも１つの原子層を有するポ
リシリコンゲートを設けることによって維持される。
二重層（ポリシリコン／シリサイド）ゲートを含むＦＥ
Ｔの形成は、サブストレートの表面上にゲート酸化物を
形成するステップと、ゲート酸化物の上にポリシリコン
層を設けるステップと、ポリシリコン層上にシリサイド
層を設けるステップとを含む。ポリシリコンおよびシリ
サイド層は、所望のパターンのゲート構造を設けるよう
にマスクされかつエッチされる。次の処理ステップは、
サブストレートの表面に熱酸化物を成長させることであ
り、その熱酸化物は、ソースおよびドレイン領域を作り
出すイオン注入の間にサブストレートを保護するのに用
いられる。装置を湿ったまたは乾燥した酸素雰囲気で高
温度にさらすことによって、熱酸化物は５０と１０００
人の間の厚さに成長させられる。しかしながら、熱酸化
物を成長させるためにシリサイドを酸素を含んだ雰囲気
で高温度にさらすことは、シリサイドのビールオフを引
き起こす。
Ｔの形成は、サブストレートの表面上にゲート酸化物を
形成するステップと、ゲート酸化物の上にポリシリコン
層を設けるステップと、ポリシリコン層上にシリサイド
層を設けるステップとを含む。ポリシリコンおよびシリ
サイド層は、所望のパターンのゲート構造を設けるよう
にマスクされかつエッチされる。次の処理ステップは、
サブストレートの表面に熱酸化物を成長させることであ
り、その熱酸化物は、ソースおよびドレイン領域を作り
出すイオン注入の間にサブストレートを保護するのに用
いられる。装置を湿ったまたは乾燥した酸素雰囲気で高
温度にさらすことによって、熱酸化物は５０と１０００
人の間の厚さに成長させられる。しかしながら、熱酸化
物を成長させるためにシリサイドを酸素を含んだ雰囲気
で高温度にさらすことは、シリサイドのビールオフを引
き起こす。
発明の概要
したがって、この発明の目的は、シリサイドのビールオ
フを軽減するポリシリコン／シリサイドゲート構造を有
する電界効果トランジスタを製造する方法を提供するこ
とである。
フを軽減するポリシリコン／シリサイドゲート構造を有
する電界効果トランジスタを製造する方法を提供するこ
とである。
この発明のさらに他の目的は、半導体装置内に使用され
るいかなる金属半導体化合物層のビールオフをも防ぐこ
とである。
るいかなる金属半導体化合物層のビールオフをも防ぐこ
とである。
エツチング法がシリサイド層の形を規定するのに用いら
れるとき、シリサイド層はその露出面で金属を多く含む
ようになる。なぜならば、このような目的に使用された
エッチ液は、金属よりも速くシリコンをエッチする傾向
にあるからである。
れるとき、シリサイド層はその露出面で金属を多く含む
ようになる。なぜならば、このような目的に使用された
エッチ液は、金属よりも速くシリコンをエッチする傾向
にあるからである。
金属を多く含んだ状態は、金属酸化物がシソサイド上ノ
こ形成するのを可能にする。シリコンは金属よりもはる
かに迅速に酸化するが、シリサイド層の表面に酸化され
るべきシリコンが利用可能でない場合は、シリサイド内
の金属が酸化される。大きな体積を有する金属酸化物の
形成は、ゲート材料を変形させ、かっシリサイドのビー
ルオフの１つの原因である。
こ形成するのを可能にする。シリコンは金属よりもはる
かに迅速に酸化するが、シリサイド層の表面に酸化され
るべきシリコンが利用可能でない場合は、シリサイド内
の金属が酸化される。大きな体積を有する金属酸化物の
形成は、ゲート材料を変形させ、かっシリサイドのビー
ルオフの１つの原因である。
シリサイドのビールオフを防ぐために、この発明は、従
来の製造方法にシリサイドの組成を均一に分布し、また
は均質化するステップを加え、それによってシリサイド
の表面での金属酸化物の形成を防ぐ。金属半導体化合物
の成分の均一な分布をもたらす追加された処理ステップ
は、焼きなましステップであり、好ましくは高速熱処理
（ＲＴＰ）である。同じダイスの上に形成された他の装
置への損傷を防ぐために、かつサブストレート内の補償
注入の拡散を防ぐために、焼きなましは相対的に短時間
にわたって、たとえば２分間またはそれよりも少ない時
間で行なわれるべきである。
来の製造方法にシリサイドの組成を均一に分布し、また
は均質化するステップを加え、それによってシリサイド
の表面での金属酸化物の形成を防ぐ。金属半導体化合物
の成分の均一な分布をもたらす追加された処理ステップ
は、焼きなましステップであり、好ましくは高速熱処理
（ＲＴＰ）である。同じダイスの上に形成された他の装
置への損傷を防ぐために、かつサブストレート内の補償
注入の拡散を防ぐために、焼きなましは相対的に短時間
にわたって、たとえば２分間またはそれよりも少ない時
間で行なわれるべきである。
シリサイドが、シリサイドの露出面に金属を多（含んだ
状態を作り出す処理にさらされた後で、かつ装置が酸化
環境にさらされる前に、この焼きなましまたはＲＴＰス
テップが行なわれる。
状態を作り出す処理にさらされた後で、かつ装置が酸化
環境にさらされる前に、この焼きなましまたはＲＴＰス
テップが行なわれる。
この発明の方法は、半導体装置の製造の際に金属半導体
化合物層を設けるステップと、かつ金属半導体化合物を
その露出面で金属を多く含んだ状態のままにする処理ス
テップの後で、かつその後の処理の間に半導体装置を酸
化させる前に、金属半導体化合物層を、その成分を均一
に分配するように処理するステップとを含む。
化合物層を設けるステップと、かつ金属半導体化合物を
その露出面で金属を多く含んだ状態のままにする処理ス
テップの後で、かつその後の処理の間に半導体装置を酸
化させる前に、金属半導体化合物層を、その成分を均一
に分配するように処理するステップとを含む。
好ましい実施例の説明
金属半導体化合物の層の部分を除去する際に使用された
エツチング方法は、金属半導体化合物の露出面が金属を
多く含むようになるようにすることがこの発明の発明者
によって発見された。特に、エツチング方法は金属より
も速くシリコンを除去する。その露出面に金属を多く含
んでいる金属半導体化合物を酸化にさらすことは、金属
半導体化合物の露出面に金属酸化物の形成を引き起こす
。
エツチング方法は、金属半導体化合物の露出面が金属を
多く含むようになるようにすることがこの発明の発明者
によって発見された。特に、エツチング方法は金属より
も速くシリコンを除去する。その露出面に金属を多く含
んでいる金属半導体化合物を酸化にさらすことは、金属
半導体化合物の露出面に金属酸化物の形成を引き起こす
。
金属半導体化合物の露出面での金属酸化物の形成は、金
属半導体化合物の層を変形させる。金属酸化物の低密度
、またしたがって酸化される金属の体積の大きな増加に
起因して変形が生じる。たとえば、酸化シリコン（Ｓ
ｉ Ｏ２）は、酸化温度でほとんどの金属酸化物よりも
１００倍密度が高い。
属半導体化合物の層を変形させる。金属酸化物の低密度
、またしたがって酸化される金属の体積の大きな増加に
起因して変形が生じる。たとえば、酸化シリコン（Ｓ
ｉ Ｏ２）は、酸化温度でほとんどの金属酸化物よりも
１００倍密度が高い。
ピールオフは、金属酸化物の大きな体積および酸化の間
の金属酸化物の高蒸気圧によって引き起こされた構造上
の変形に関連する。蒸気圧は、７００℃ないし１１００
℃で０． １気圧のオーダ上にあり、かつ形成されてい
る金属酸化物の崩壊をもたらし、またしたがってシリサ
イド層それ自身の崩壊またはビールオフをもたらす。
の金属酸化物の高蒸気圧によって引き起こされた構造上
の変形に関連する。蒸気圧は、７００℃ないし１１００
℃で０． １気圧のオーダ上にあり、かつ形成されてい
る金属酸化物の崩壊をもたらし、またしたがってシリサ
イド層それ自身の崩壊またはビールオフをもたらす。
ピールオフの問題は、たとえば、金属半導体化合物の表
面に金属を多く含む状態を作り出すエツチングなどの処
理の後に、酸化にさらされるほとんどの金属半導体化合
物に共通である。
面に金属を多く含む状態を作り出すエツチングなどの処
理の後に、酸化にさらされるほとんどの金属半導体化合
物に共通である。
この発明の好ましい実施例では、金属半導体化合物は、
電界効果トランジスタ内のポリシリコンゲートの上に設
けられたシリサイドである。シリサイドはタングステン
またはモリブデンシリサイドであってもよい。しかしな
がら、この発明は、他のシリサイド、たとえばチタンお
よびタンタルシリサイドに適用することができ、同様に
異なった半導体および異なった金属を含む他の金属半導
体化合物にも適用できる。さらに、この発明は電界効果
トランジスタの形成に限定されることなく、かつ金属半
導体化合物層を用いる他のいかなる型式の装置にも適用
されてもよい。
電界効果トランジスタ内のポリシリコンゲートの上に設
けられたシリサイドである。シリサイドはタングステン
またはモリブデンシリサイドであってもよい。しかしな
がら、この発明は、他のシリサイド、たとえばチタンお
よびタンタルシリサイドに適用することができ、同様に
異なった半導体および異なった金属を含む他の金属半導
体化合物にも適用できる。さらに、この発明は電界効果
トランジスタの形成に限定されることなく、かつ金属半
導体化合物層を用いる他のいかなる型式の装置にも適用
されてもよい。
この発明の方法に従って電界効果トランジスタを製造す
る方法は、第１八図ないしｍｌｃ図に関して述べられる
であろう。第１Ａ図に示されるように、サブストレート
１０は、電界効果トランジスタが製造されるべきである
領域を規定するフィールド酸化物領域１２を有する。ゲ
ート酸化物１４がサブストレートの表面上に設けられ、
かつ所望の場合、ゲート酸化物１４を介して補償注入が
行なわれる。ポリシリコン層１６がゲート酸化物１４上
に設けられ、かつシリサイド層１８がポリシリコン層１
６上に設けられる。第１Ｂ図に示されるように、マスク
（示されていない）がシリサイド層１８上に設けられ、
かつ次いで、装置がゲート構造１９を設けるようにエッ
チされる。エツチングステップは、シリサイド層１８を
金属を多く含んだ状態でその露出表面に残す。
る方法は、第１八図ないしｍｌｃ図に関して述べられる
であろう。第１Ａ図に示されるように、サブストレート
１０は、電界効果トランジスタが製造されるべきである
領域を規定するフィールド酸化物領域１２を有する。ゲ
ート酸化物１４がサブストレートの表面上に設けられ、
かつ所望の場合、ゲート酸化物１４を介して補償注入が
行なわれる。ポリシリコン層１６がゲート酸化物１４上
に設けられ、かつシリサイド層１８がポリシリコン層１
６上に設けられる。第１Ｂ図に示されるように、マスク
（示されていない）がシリサイド層１８上に設けられ、
かつ次いで、装置がゲート構造１９を設けるようにエッ
チされる。エツチングステップは、シリサイド層１８を
金属を多く含んだ状態でその露出表面に残す。
シリサイドの露出表面での金属を多く含んだ状態を緩和
するために、焼きなまし、または高速熱処理の付加的な
方法ステップが、シリサイド層１゜８の成分を均一に分
布するように装置に用いられる。均質化ともまた呼ばれ
るシリサイド層１８の成分の再分布は、シリサイド層１
８がその露出表面で金属を多く含んでいる状態を緩和す
ることによって、シリサイド層１８の露出表面での金属
酸化物の形成を防ぐ。こうして、シリコンが、酸化のた
めに露出表面で供給される。
するために、焼きなまし、または高速熱処理の付加的な
方法ステップが、シリサイド層１゜８の成分を均一に分
布するように装置に用いられる。均質化ともまた呼ばれ
るシリサイド層１８の成分の再分布は、シリサイド層１
８がその露出表面で金属を多く含んでいる状態を緩和す
ることによって、シリサイド層１８の露出表面での金属
酸化物の形成を防ぐ。こうして、シリコンが、酸化のた
めに露出表面で供給される。
酸素は金属よりもはるかにより迅速にシリコンと結合し
、またしたがって、シリサイド層１８の露出面にシリコ
ンがすぐに供給される場合、シリサイド層内の金属は酸
化の間消費されないであろう。シリコンの供給に不足が
ある場合、酸素は金属酸化物を作り出すようにシリサイ
ド層内の金属と結合するため、ビールオフは妨げられな
いであろう。
、またしたがって、シリサイド層１８の露出面にシリコ
ンがすぐに供給される場合、シリサイド層内の金属は酸
化の間消費されないであろう。シリコンの供給に不足が
ある場合、酸素は金属酸化物を作り出すようにシリサイ
ド層内の金属と結合するため、ビールオフは妨げられな
いであろう。
シリサイド層１８の成分を均質化し、またはその均一な
分布をもたらすために、装置は比較的短時間の焼きなま
しまたはＲＴＰサイクルにさらされる。同じサブストレ
ート上に形成された他の装置が損われるのを防ぐため、
かつゲート構造の形成の前にゲート酸化物層を介してサ
ブストレート内にもたらされる補償注入が、拡散される
のを防ぐため、焼きなましサイクルは約２分間よりも短
くなければならない。焼きなましまたはＲＴＰは、不活
性雰囲気で、好ましくは窒素（Ｎ２）またはアルゴン（
Ａｒ）で行なわれる。ウェーハは室温からおよそ８００
℃ないし１１００℃の処理温度にまで急速に加熱され、
高速熱処理の継続時間は処理温度に依存する。たとえば
、処理時間はおよそ１１００℃の温度でおよそ２秒間で
あり、かつおよそ８００℃の温度でおよそ２０秒間であ
る。
分布をもたらすために、装置は比較的短時間の焼きなま
しまたはＲＴＰサイクルにさらされる。同じサブストレ
ート上に形成された他の装置が損われるのを防ぐため、
かつゲート構造の形成の前にゲート酸化物層を介してサ
ブストレート内にもたらされる補償注入が、拡散される
のを防ぐため、焼きなましサイクルは約２分間よりも短
くなければならない。焼きなましまたはＲＴＰは、不活
性雰囲気で、好ましくは窒素（Ｎ２）またはアルゴン（
Ａｒ）で行なわれる。ウェーハは室温からおよそ８００
℃ないし１１００℃の処理温度にまで急速に加熱され、
高速熱処理の継続時間は処理温度に依存する。たとえば
、処理時間はおよそ１１００℃の温度でおよそ２秒間で
あり、かつおよそ８００℃の温度でおよそ２０秒間であ
る。
シリサイド層２０が均質化された後で、熱酸化物層２０
（第１Ｃ図）がサブストレートの表面に成長させられる
（ゲート酸化物層１４が完全に除去されない場合、熱酸
化物層２０はゲート酸化物層１４とサブストレート１０
との境面に成長する）。その後、ソース領域２２および
ドレイン領域２４が熱酸化物２０を介してサブストレー
ト１０に注入される。従来の技術を使用して、装置の製
造が完了され、シリサイドのビールオフが防がれた。
（第１Ｃ図）がサブストレートの表面に成長させられる
（ゲート酸化物層１４が完全に除去されない場合、熱酸
化物層２０はゲート酸化物層１４とサブストレート１０
との境面に成長する）。その後、ソース領域２２および
ドレイン領域２４が熱酸化物２０を介してサブストレー
ト１０に注入される。従来の技術を使用して、装置の製
造が完了され、シリサイドのビールオフが防がれた。
第１Ａ図ないし第１Ｃ図は、電界効果トランジスタの製
造の様々なステップを示す電界効果トランジスタの断面
図である。 図において、１０はサブストレート、１２はフィールド
酸化物領域、１４はゲート酸化物、１６はポリシリコン
層、１８はシリサイド層、１９はゲート構造、２０は熱
酸化物層、２２．２４はソースおよびドレイン領域であ
る。
造の様々なステップを示す電界効果トランジスタの断面
図である。 図において、１０はサブストレート、１２はフィールド
酸化物領域、１４はゲート酸化物、１６はポリシリコン
層、１８はシリサイド層、１９はゲート構造、２０は熱
酸化物層、２２．２４はソースおよびドレイン領域であ
る。
Claims (29)
- （１）半導体装置内のシリサイド層のピールオフを防ぐ
方法であって、 （ａ）半導体装置内にシリサイド層を設けるステップと
、 （ｂ）シリサイド層がその露出面で金属を多く含む状態
になるようにする処理に、半導体装置をさらすステップ
と、 （ｃ）その成分を均一に分布するようにシリサイド層を
処理するステップとを含む方法。 - （２）前記ステップ（ｂ）がシリサイド層のエッチング
を含み、かつ前記ステップ（ｃ）がシリサイド層の高速
熱処理を含む、請求項１に記載の方法。 - （３）前記ステップ（ｃ）が、およそ８００−１１００
℃の温度範囲でのおよそ２−１２０秒間の高速熱処理を
含む、請求項２に記載の方法。 - （４）前記ステップ（ｃ）が、およそ９００℃でのおよ
そ３０秒間の高速熱処理を含む、請求項２に記載の方法
。 - （５）前記ステップ（ａ）がポリシリコン層上にシリサ
イド層を設けることを含み、かつ前記ステップ（ｂ）が
電界効果トランジスタのためのゲートを設けるようにポ
リシリコン層およびシリサイド層をエッチングすること
を含む、請求項３に記載の方法。 - （６）前記ステップ（ｃ）の後に半導体装置を酸化させ
るステップ（ｄ）をさらに含む、請求項５に記載の方法
。 - （７）金属半導体化合物の露出面が金属を多く含んだ状
態になるようにする半導体装置を製造する過程の間に、
金属半導体化合物層の表面に金属酸化物を形成すること
を防ぐ方法であって、その成分を均一に分布するように
金属半導体化合物層を処理するステップを含む方法。 - （８）前記ステップが半導体装置の焼きなましを含む、
請求項７に記載の方法。 - （９）前記ステップが半導体装置の高速熱処理（ＲＴＰ
）を含む、請求項７に記載の方法。 - （１０）前記ステップが１分間よりも少ないＲＴＰを含
む、請求項７に記載の方法。 - （１１）サブストレート上に設けられた電界効果トラン
ジスタのためのゲート構造を製造する方法であって、 （ａ）サブストレート上にゲート酸化物を設けるステッ
プと、 （ｂ）ゲート酸化物上にゲートを設けるステップと、 （ｃ）ゲート上に金属半導体化合物の層を設けるステッ
プと、 （ｄ）金属半導体化合物がその露出面で金属を多く含む
状態になるようにする処理に、電界効果トランジスタを
さらすステップと、 （ｅ）前記ステップ（ｄ）の後に、金属半導体化合物の
成分を均質化するように金属半導体化合物層を処理する
ステップとを含む方法。 - （１２）前記ステップ（ｃ）が、ゲートよりも低い抵抗
率を有する金属半導体化合物の層を設けることを含む、
請求項１１に記載の方法。 - （１３）前記ステップ（ｃ）がシリサイドの層を設ける
ことを含む、請求項１１に記載の方法。 - （１４）前記ステップ（ｂ）が、少なくとも１つの原子
層の厚さを有するドープされたポリシリコン層を設ける
ことを含む、請求項１１に記載の方法。 - （１５）前記ステップ（ｅ）が、金属および半導体の均
一な分布をもたらすように金属半導体化合物の層を焼き
なますことを含む、請求項１２に記載の方法。 - （１６）前記ステップ（ｅ）が、金属半導体化合物の層
の高速熱処理を含む、請求項１５に記載の方法。 - （１７）前記ステップ（ｅ）が、およそ８００−１１０
０℃の温度範囲でおよそ２−１２０秒間不活性雰囲気で
金属半導体化合物の層を加熱することを含む、請求項１
６に記載の方法。 - （１８）前記ステップ（ｅ）が、およそ９００℃でおよ
そ３０秒間不活性雰囲気で金属半導体化合物の層を加熱
することを含む、請求項１６に記載の方法。 - （１９）サブストレート上に形成された半導体装置のた
めのゲート構造を製造する方法であって、 （ａ）サブストレート上にゲート酸化物を設けるステッ
プと、 （ｂ）ゲート酸化物上にポリシリコン層を設けるステッ
プと、 （ｃ）ポリシリコン層上にシリサイド層を設けるステッ
プと、 （ｄ）エッチ液でポリシリコン層およびシリサイド層を
パターン化し、それによってシリサイドがその露出面で
金属を多く含んだ状態になるようにするステップと、 （ｅ）シリサイド内の金属およびポリシリコンの均一な
分布をもたらすように、シリサイド層を高速熱処理する
ステップとを含む方法。 - （２０）前記ステップ（ｃ）が耐熱性金属シリサイド層
を設けることを含む、請求項１９に記載の方法。 - （２１）前記ステップ（ｃ）がタングステンシリサイド
層を設けることを含む、請求項１９に記載の方法。 - （２２）前記ステップ（ｃ）がモリブデンシリサイド層
を設けることを含む、請求項１９に記載の方法。 - （２３）前記ステップ（ｅ）が、およそ８００−１１０
０℃の温度範囲でおよそ２−１２０秒間不活性雰囲気で
シリサイド層を熱処理することを含む、請求項１９に記
載の方法。 - （２４）前記ステップ（ｄ）が、およそ９００℃でおよ
そ３０秒間不活性雰囲気でシリサイド層を熱処理するこ
とを含む、請求項１９に記載の方法。 - （２５）サブストレート上に電界効果トランジスタを製
造する方法であって、 （ａ）サブストレート上にゲート酸化物を設けるステッ
プと、 （ｂ）ゲート酸化物上にポリシリコン層を設けるステッ
プと、 （ｃ）ポリシリコン層上にシリサイド層を設けるステッ
プと、 （ｄ）ゲート構造を設けるようにポリシリコンおよびシ
リサイド層の部分を選択的に除去し、それによってシリ
サイドがその露出面で金属を多く含むようになるように
するステップと、 （ｅ）その成分を均一に分布するようにシリサイド層を
高速熱処理するステップと、 （ｆ）ポリシリコンおよびシリサイド層が除去されたサ
ブストレートの領域上に熱酸化物を設けるように、半導
体装置を焼きなますステップと、（ｇ）熱酸化物の領域
と対応するサブストレートの部分内にソースおよびドレ
イン領域を設けるステップとを含む方法。 - （２６）前記ステップ（ｅ）が、およそ８００−１１０
０℃の温度範囲でおよそ２−１２０秒間高速熱処理する
ことを含む、請求項２５に記載の方法。 - （２７）前記ステップ（ｅ）が、およそ９００℃でおよ
そ３０秒間高速熱処理をすることを含む、請求項２５に
記載の方法。 - （２８）前記ステップ（ｄ）がシリコンを多く含んだシ
リサイドを設けることを含み、かつ前記ステップ（ｅ）
が、前記ステップ（ｆ）の間の前記シリサイド層上の金
属酸化物の形成を妨げることを含む、請求項２５に記載
の方法。 - （２９）前記ステップ（ｄ）がポリシリコンおよびシリ
サイド層をエッチングすることを含み、前記ステップ（
ｅ）が、シリサイドの表面がシリコンおよび金属の均一
な分布を有するようにシリサイドの成分を再分布し、そ
れによって前記ステップ（ｆ）の間のシリサイド層の表
面での金属酸化物の形成を防ぐことを含む、請求項２５
に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14600888A | 1988-01-20 | 1988-01-20 | |
| US146,008 | 1988-01-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023919A true JPH023919A (ja) | 1990-01-09 |
Family
ID=22515518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007538A Pending JPH023919A (ja) | 1988-01-20 | 1989-01-13 | 半導体装置内のシリサイド層のピールオフを防ぐ方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0327210A1 (ja) |
| JP (1) | JPH023919A (ja) |
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-
1989
- 1989-01-13 JP JP1007538A patent/JPH023919A/ja active Pending
- 1989-01-13 EP EP89300320A patent/EP0327210A1/en not_active Ceased
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|---|---|
| EP0327210A1 (en) | 1989-08-09 |
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