JPH02257642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02257642A JPH02257642A JP7979889A JP7979889A JPH02257642A JP H02257642 A JPH02257642 A JP H02257642A JP 7979889 A JP7979889 A JP 7979889A JP 7979889 A JP7979889 A JP 7979889A JP H02257642 A JPH02257642 A JP H02257642A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
タングステン等の純金属膜をソース、ドレイン拡散層上
に有するとともに、ゲートの１部として使用する際の、
眉間絶縁膜の形成技術およびその熱処理技術の改良に関
するしのである。
タングステン等の純金属膜をソース、ドレイン拡散層上
に有するとともに、ゲートの１部として使用する際の、
眉間絶縁膜の形成技術およびその熱処理技術の改良に関
するしのである。
（ロ）従来の技術
近年、ＬＳＩの高果漬化により、その配線はより微細化
し、その抵抗の増加による遅延が問題になっている。こ
のノニめ、ＭＯＳトランジスタのゲートには多結晶シリ
コンからノリサイドへより低抵抗の材料を使う方向に技
術動向か進んでいる。
し、その抵抗の増加による遅延が問題になっている。こ
のノニめ、ＭＯＳトランジスタのゲートには多結晶シリ
コンからノリサイドへより低抵抗の材料を使う方向に技
術動向か進んでいる。
そして、さらにタングステン等の純金＠膜を使うことに
より配線抵抗の低減化が図れ、また、ソース、ドレイン
となる拡散膜上に純金属の層を貼着することによってコ
ンタク・ト抵抗、拡散層抵抗を低減でき、さらに純金属
膜をゲート材料の１つとしてゲート絶縁膜上に使用する
場合には、やはり固在の仕事関数によってトランジスタ
の駆動が増加するためにそれらの検討が進められている
。
より配線抵抗の低減化が図れ、また、ソース、ドレイン
となる拡散膜上に純金属の層を貼着することによってコ
ンタク・ト抵抗、拡散層抵抗を低減でき、さらに純金属
膜をゲート材料の１つとしてゲート絶縁膜上に使用する
場合には、やはり固在の仕事関数によってトランジスタ
の駆動が増加するためにそれらの検討が進められている
。
しかし、純金属膜上の層間絶縁膜を介して配線部を形成
するために純金属膜上に層間絶縁膜を形成する時、ある
いは層間絶縁膜のアニールをおこなう時に遭遇する高温
、酸化雰囲気は、その純金属膜の酸化を引き起こし、そ
れによって抵抗が蕃しく増加するという現染が生しる。
するために純金属膜上に層間絶縁膜を形成する時、ある
いは層間絶縁膜のアニールをおこなう時に遭遇する高温
、酸化雰囲気は、その純金属膜の酸化を引き起こし、そ
れによって抵抗が蕃しく増加するという現染が生しる。
しかし、その上に直接絶縁膜を形成する際に：ｉ、純金
属膜との密着性が悪いことから、絶縁膜を純金属膜上に
形成した後に熱ストレスあるいは絶縁膜のバターニング
をおこなうと、両者のはがれを生じ、そイ′１によって
絶縁膜上に形成さイーる配線部の信頼性を低下させる結
果になる。
属膜との密着性が悪いことから、絶縁膜を純金属膜上に
形成した後に熱ストレスあるいは絶縁膜のバターニング
をおこなうと、両者のはがれを生じ、そイ′１によって
絶縁膜上に形成さイーる配線部の信頼性を低下させる結
果になる。
従って、このような純金属膜の酸化や絶縁膜とのはがれ
を防止するため、純金属膜の窒化あるいはシリサイド化
をおこなうことが好ましい。
を防止するため、純金属膜の窒化あるいはシリサイド化
をおこなうことが好ましい。
（ハ）発明か解決しようとする課題
しかし、純金属膜は窒化あるいはソリサイド化されると
、その比抵抗が増加するおそれがあるとと乙に、純金属
膜本来の仕事関数ら変化して意図したゲート絶縁膜との
界面での特性を得るのが難しい。
、その比抵抗が増加するおそれがあるとと乙に、純金属
膜本来の仕事関数ら変化して意図したゲート絶縁膜との
界面での特性を得るのが難しい。
この発明は、純金属膜をソース、ドレイン拡散層上に配
設したり、ゲートの１部として使用するときに、配線部
の信頼性を低下させることなくゲート界面でのコンタク
ト特性を推持できろ半導体装置の製造方法を提供するこ
とを目的とするものでめる。
設したり、ゲートの１部として使用するときに、配線部
の信頼性を低下させることなくゲート界面でのコンタク
ト特性を推持できろ半導体装置の製造方法を提供するこ
とを目的とするものでめる。
（ニ）課題を解決するための手段および作用この発明は
、シリコン基板上の、ソースおよびトレインとする領域
上とこれらソース、ドレイン領域間のゲートＮｔＭ上に
、Ｖ、Ｃｒ、ＮｉｌＭｏ。
、シリコン基板上の、ソースおよびトレインとする領域
上とこれらソース、ドレイン領域間のゲートＮｔＭ上に
、Ｖ、Ｃｒ、ＮｉｌＭｏ。
Ｔａ、Ｗ等の純金属被膜を形成し、次いで、純金属被膜
に低エネルギーでチッ素ＮあるいはシリコンＳｉイオン
注入をおこない、純金属被膜の表面近傍にＮリッチな層
あるいはＳｉリッチな層を形成し、しかる後、ＣＶＤ法
により純金属被膜を含むシリコン基板上全面に絶縁層を
形成し、その後、純金＠波膜上の絶縁層を開口して配線
部を形成することを特徴とする半導体装置の製造方法で
ある。
に低エネルギーでチッ素ＮあるいはシリコンＳｉイオン
注入をおこない、純金属被膜の表面近傍にＮリッチな層
あるいはＳｉリッチな層を形成し、しかる後、ＣＶＤ法
により純金属被膜を含むシリコン基板上全面に絶縁層を
形成し、その後、純金＠波膜上の絶縁層を開口して配線
部を形成することを特徴とする半導体装置の製造方法で
ある。
すなわち、この発明は、純金属膜の表面に、低エネルギ
ーでシリコンあるいは窒素をイオン注入することにより
、純金属膜表面のごく浅い部分のみにＳｉリッチな層や
Ｎリッチな層を影成し、それによって純金属膜表面の酸
化を純金属膜全体の抵抗を大きく変化させることなく防
止できるとともに、純金属膜とその上の眉間絶縁膜との
密着性の向上を図ることができる。また、純金属膜全体
のシリサイド化あるいは窒化をおこなうのではなくてご
く薄いＳ１リツチな層あるいはＮリッチな層を純金属膜
表面に形成するようにしたので、純金属膜本来の特性を
変化させることがない。
ーでシリコンあるいは窒素をイオン注入することにより
、純金属膜表面のごく浅い部分のみにＳｉリッチな層や
Ｎリッチな層を影成し、それによって純金属膜表面の酸
化を純金属膜全体の抵抗を大きく変化させることなく防
止できるとともに、純金属膜とその上の眉間絶縁膜との
密着性の向上を図ることができる。また、純金属膜全体
のシリサイド化あるいは窒化をおこなうのではなくてご
く薄いＳ１リツチな層あるいはＮリッチな層を純金属膜
表面に形成するようにしたので、純金属膜本来の特性を
変化させることがない。
この発明における低エネルギーとは、純金属がタングス
テンＷの場合ｌＯ〜５０ＫｅＶのイオン注入エネルギー
を意味するものであり、この値は適宜材料を変えること
によって、適正なエネルギーを遣損する必要がある。
テンＷの場合ｌＯ〜５０ＫｅＶのイオン注入エネルギー
を意味するものであり、この値は適宜材料を変えること
によって、適正なエネルギーを遣損する必要がある。
（ホ）実施例
以下図面にもとづいてこの発明の一実施例を詳述する。
なお、それによってその発明は限定されるものではない
。
。
第１図（ｄ）において、ＬＤＤトランジスタは、シリコ
ン基ｔｌｉｃｌ上のソース、ドレイン領域上に形成され
た低抵抗のタングステンＦＪ（以下ＷＦＩという）２ａ
と、リンをドーピングしたポリシリコンＰ１３上に形成
された低抵抗のＷ層２ｂと、これらＷ層２ａ ２ｂの
表面近傍に形成された６０人７の極薄のシリコンリッチ
な層４ａ、４．ｂと、〜Ｖ層２ａ、２ｂ上にシリコンリ
ッチを層４ｂ、４ｂを介して配設され／′：層間絶縁膜
としてのシリコン酸化膜（ＳｉＯ！膜）５と、各シリコ
ンリッチな層４ａ、４ｂの直上にそれぞれコンタクトホ
ール６ユ、６ｂを介して配線されたアルミニウム配線部
７ａ、７ｂとからなる。なお、８はＳ ｉ Ｏｔの素子
分離用絶縁層であるフィールド酸化膜、９はポリシリコ
ンＦＪ３の５ｉｆｔからなるサイドウオール、【０はＳ
ｉ Ｏｔのゲート酸化膜である。
ン基ｔｌｉｃｌ上のソース、ドレイン領域上に形成され
た低抵抗のタングステンＦＪ（以下ＷＦＩという）２ａ
と、リンをドーピングしたポリシリコンＰ１３上に形成
された低抵抗のＷ層２ｂと、これらＷ層２ａ ２ｂの
表面近傍に形成された６０人７の極薄のシリコンリッチ
な層４ａ、４．ｂと、〜Ｖ層２ａ、２ｂ上にシリコンリ
ッチを層４ｂ、４ｂを介して配設され／′：層間絶縁膜
としてのシリコン酸化膜（ＳｉＯ！膜）５と、各シリコ
ンリッチな層４ａ、４ｂの直上にそれぞれコンタクトホ
ール６ユ、６ｂを介して配線されたアルミニウム配線部
７ａ、７ｂとからなる。なお、８はＳ ｉ Ｏｔの素子
分離用絶縁層であるフィールド酸化膜、９はポリシリコ
ンＦＪ３の５ｉｆｔからなるサイドウオール、【０はＳ
ｉ Ｏｔのゲート酸化膜である。
以下、製造方法について説明する。
まず、フィールド酸化膜８と、ソース、ドレイン拡散層
と、ゲート酸化膜ｌＯおよびボリンリフン層３と、その
サイドウオール９とからなるソリコン基板１をａするＬ
ＤＤ構造のトランジスタを形成した後、第１図（ａ）に
示すように、ソース、ドレイン上およびボリンリコン層
３上に公知のＣＶＤ法を用いて選択的に低抵抗のＷ膜２
ａ、２ｂを形成する。
と、ゲート酸化膜ｌＯおよびボリンリフン層３と、その
サイドウオール９とからなるソリコン基板１をａするＬ
ＤＤ構造のトランジスタを形成した後、第１図（ａ）に
示すように、ソース、ドレイン上およびボリンリコン層
３上に公知のＣＶＤ法を用いて選択的に低抵抗のＷ膜２
ａ、２ｂを形成する。
次に、シリコンイオンを、主人してＷ膜２ａ、２ｂの表
面に四＜ｆ曵いシリコンリッチな層２ａ、２ｂを形成す
る。この際、Ｓｌの注入条件を注入エネルギー２０ｋｅ
Ｖ、注入量［Ｘ ｌ Ｏ”ａｍ−’に設定することによ
りＷ膜２ａ、２ｂの表面が約６０人の極薄の厚みにわた
ってシリコンリッチな層４ａ。
面に四＜ｆ曵いシリコンリッチな層２ａ、２ｂを形成す
る。この際、Ｓｌの注入条件を注入エネルギー２０ｋｅ
Ｖ、注入量［Ｘ ｌ Ｏ”ａｍ−’に設定することによ
りＷ膜２ａ、２ｂの表面が約６０人の極薄の厚みにわた
ってシリコンリッチな層４ａ。
４ｂが形成される［第１図（ｂ）参照］。
次に、表面がシリコンリッチになったＷ膜２ａ２ｂ上に
シリコン酸化膜の層間絶縁膜５を３０００人の享さに形
成する。この際、シリコン酸化膜５は、ＳｉＬガスとＯ
，ガスを原料にプラズマを用いた公知のＣＶＤ法により
４００℃に加熱されたシリコン基Ｖｉ、ｌ上に形成され
る［第１図（ｃ）参照］。
シリコン酸化膜の層間絶縁膜５を３０００人の享さに形
成する。この際、シリコン酸化膜５は、ＳｉＬガスとＯ
，ガスを原料にプラズマを用いた公知のＣＶＤ法により
４００℃に加熱されたシリコン基Ｖｉ、ｌ上に形成され
る［第１図（ｃ）参照］。
最後に、公知の配線形成技術にもとづき、Ｗ膜２ａ、２
ｂ上に位置する絶縁膜部分にそれぞれコンタクトホール
６ａ、６ｂを形成し、その後、コンタクトホール６ａ、
６ｂを介して絶縁膜５上にスパッタ法により約１μｍの
厚さにＡ１合金を積層し、パターニングをおこなって配
線部？ａ、７ｂを形成する［第１図（ｄ）参照コ。
ｂ上に位置する絶縁膜部分にそれぞれコンタクトホール
６ａ、６ｂを形成し、その後、コンタクトホール６ａ、
６ｂを介して絶縁膜５上にスパッタ法により約１μｍの
厚さにＡ１合金を積層し、パターニングをおこなって配
線部？ａ、７ｂを形成する［第１図（ｄ）参照コ。
このように本実施例では、Ｗ膜２ａ、２ｂＪ二にＣＶＤ
法により層間絶縁膜としての５ｉｆｔ膜５を形成する際
に、そのＷ膜の表面に０．ガスににる酸化によりＷＯｘ
の絶縁膜が形成されるのを、Ｓ１０．膜５を形成する前
にＷ膜２ａ、２ｂの表面近傍に低エネルギーでシリコン
イオンの注入をおこない、それによってＷ層２ａ、２ｂ
の極く浅い表面にＳｉリッチな層４ａ、４ｂを形成する
よう１こしたこと（こよって駆出した乙のである。これ
によりＷ膜２ａ、２ｂの表面の酸化をＷ膜全体の抵抗を
大きく変化させることなく防止できるとともに、Ｓｉリ
ッチな層−４ａ、４ｂを介してＷ膜２ユ、２ｂと５ｉＯ
ｚ膜５との密着性を向上できる。
法により層間絶縁膜としての５ｉｆｔ膜５を形成する際
に、そのＷ膜の表面に０．ガスににる酸化によりＷＯｘ
の絶縁膜が形成されるのを、Ｓ１０．膜５を形成する前
にＷ膜２ａ、２ｂの表面近傍に低エネルギーでシリコン
イオンの注入をおこない、それによってＷ層２ａ、２ｂ
の極く浅い表面にＳｉリッチな層４ａ、４ｂを形成する
よう１こしたこと（こよって駆出した乙のである。これ
によりＷ膜２ａ、２ｂの表面の酸化をＷ膜全体の抵抗を
大きく変化させることなく防止できるとともに、Ｓｉリ
ッチな層−４ａ、４ｂを介してＷ膜２ユ、２ｂと５ｉＯ
ｚ膜５との密着性を向上できる。
また、Ｓｉリッチな層４ａ、４ｂを形成してもＷ膜２ａ
、２ｂの仕事関数を変化させることなくゲート絶縁膜１
０との界面での特性を維持できるらのであり、その結果
トランジスタ特性の変化を防止できる。
、２ｂの仕事関数を変化させることなくゲート絶縁膜１
０との界面での特性を維持できるらのであり、その結果
トランジスタ特性の変化を防止できる。
なお本実施例では、純金属波膜のけ科としてタングステ
ンＷを用いたものを示しｆこが、池にＶ。
ンＷを用いたものを示しｆこが、池にＶ。
Ｃｒ、Ｎｉ、Ｍｏ、Ｔａ等を用いても良い。
また本実惜例では、Ｗ層の表面をシリコンリッチ化した
乙のを示したか、チッ素イオンを注入することによって
Ｗ膜表面のＮリッチ化をおこなうようにしても良い。
乙のを示したか、チッ素イオンを注入することによって
Ｗ膜表面のＮリッチ化をおこなうようにしても良い。
さらに、Ｖ、 Ｃｒ、Ｎｉ、：’ｖｌｏ、Ｔａ等を用い
た際にもそれらの表面のＮリッチ化あるいはＳｉリッチ
化をおこなうようにすることはいうまでらない。
た際にもそれらの表面のＮリッチ化あるいはＳｉリッチ
化をおこなうようにすることはいうまでらない。
（へ）発明の効果
以上にようにこの発明によれば、半導体基板上に形成さ
れた、純金属波膜を有する半導体装置において、その純
金属被膜上に層間絶縁膜を形成する前あるいは熱処理を
行う前にその純金属波膜の表面近傍に低エネルギーでイ
オン注入をおこなって純金属膜表面の極く浅い部分のみ
にＳｉリッチな層やＮリッチな層を形成するようにした
ので、純金属表面の酸化を純金属全体の比抵抗を大きく
変化させることなく防止できるとと乙に、Ｓｉリッチな
層やＮリッチな層を介して純金属膜とその上の層間絶縁
膜との密着性を向上でき、配線部の信頼性を向上できる
効果がある。また、純金属膜の内部の変質を抑制でき、
その仕事関数を変化させることがないため、トランジス
タ特性の変化を防止できる効果がある。
れた、純金属波膜を有する半導体装置において、その純
金属被膜上に層間絶縁膜を形成する前あるいは熱処理を
行う前にその純金属波膜の表面近傍に低エネルギーでイ
オン注入をおこなって純金属膜表面の極く浅い部分のみ
にＳｉリッチな層やＮリッチな層を形成するようにした
ので、純金属表面の酸化を純金属全体の比抵抗を大きく
変化させることなく防止できるとと乙に、Ｓｉリッチな
層やＮリッチな層を介して純金属膜とその上の層間絶縁
膜との密着性を向上でき、配線部の信頼性を向上できる
効果がある。また、純金属膜の内部の変質を抑制でき、
その仕事関数を変化させることがないため、トランジス
タ特性の変化を防止できる効果がある。
第１図はこの発明の一実施例を示す製造工作説明図であ
る。 １・・・・・・ソリコン基板、２ａ、２ｂ・・・・・・
Ｗ層、３・・・・・ボリンリコン層、 ４ａ、４ｂ・・・・・・シリコンリッチな層、５・・・
・シリコン酸化膜、 ６ａ、６ｂ・・・・・・コンタクトホール、７ａ、７ｂ
・・・・アルミニウム配線部、１０・・・・・・ゲート
酸化膜。 筐 図 （ａ） （ｂ） ヂ 図 （Ｃ） （ｄ）
る。 １・・・・・・ソリコン基板、２ａ、２ｂ・・・・・・
Ｗ層、３・・・・・ボリンリコン層、 ４ａ、４ｂ・・・・・・シリコンリッチな層、５・・・
・シリコン酸化膜、 ６ａ、６ｂ・・・・・・コンタクトホール、７ａ、７ｂ
・・・・アルミニウム配線部、１０・・・・・・ゲート
酸化膜。 筐 図 （ａ） （ｂ） ヂ 図 （Ｃ） （ｄ）
Claims (1)
- １、シリコン基板上の、ソースおよびドレインとする領
域上とこれらソース、ドレイン領域間のゲート電極上に
、純金属被膜を形成し、次いで、純金属被膜に低エネル
ギーでチッ素ＮあるいはシリコンＳｉイオン注入をおこ
ない、しかる後、ＣＶＤ法により純金属被膜を含むシリ
コン基板上全面に絶縁層を形成し、その後、純金属被膜
上の絶縁層を開口して配線部を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7979889A JPH0770725B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7979889A JPH0770725B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02257642A true JPH02257642A (ja) | 1990-10-18 |
| JPH0770725B2 JPH0770725B2 (ja) | 1995-07-31 |
Family
ID=13700240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7979889A Expired - Fee Related JPH0770725B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770725B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5518936A (en) * | 1992-05-12 | 1996-05-21 | Sharp Kabushiki Kaisha | Method for producing metal wirings on an insulating substrate |
| US5635746A (en) * | 1995-07-06 | 1997-06-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a salicide structure |
| US20120147519A1 (en) * | 2008-08-20 | 2012-06-14 | Hynix Semiconductor Inc. | Electrode in semiconductor device, capacitor and method of fabricating the same |
-
1989
- 1989-03-29 JP JP7979889A patent/JPH0770725B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5518936A (en) * | 1992-05-12 | 1996-05-21 | Sharp Kabushiki Kaisha | Method for producing metal wirings on an insulating substrate |
| US5635746A (en) * | 1995-07-06 | 1997-06-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a salicide structure |
| US5956617A (en) * | 1995-07-06 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device employing salicide technology |
| US20120147519A1 (en) * | 2008-08-20 | 2012-06-14 | Hynix Semiconductor Inc. | Electrode in semiconductor device, capacitor and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770725B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |