JPH0239202A - プロセス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明はプロセス制御回路、主としてむだ時間を含む
積分性プロセス又はむだ時間を含む一次遅れプロセスに
対するＰＴＤ制御回路に関する。

（ロ）従来の技術 例えば、むだ時間を含む積分性プロセスでは、第４図に
示すように、等価むだ時間（むだ時間Ｔ：）要素１を含
む積分性要素（積分時定数↑）２のプロセス３において
、制御量χを目標値ｒに制御するために、比例（Ｐ）゛
要素４と積分（１）要素５と微分（Ｄ）要素６からなる
ＩＩＤ調節２３７が使用される。このプロセス３におい
て、従来、プロセスにかかる負荷Ｖの変化により、制御
計Ｘが目標値ｒから偏位したとき、制御計Ｘを目標値ｒ
に制御す名ために、ＰＩＤ調節器７の各制御パラメータ
をジーグラ・ニコルスの提唱する値（比例ゲイン：１．
２Ｔ／Ｌ、積分時間：２■２、微分時間：Ｌ／２）に設
定している。このジーグラ・ニコルスの値は、プロセス
に加わる負荷が定格（１００％）のときに最適な制御結
果が得られるように決められたものである。

（ハ）発明が解決しようとする課題 上記したジーグラ・ニコルスの値を採用した従来のもの
では、負荷が１００％の場合、最適な制御結果が得られ
るから問題ないが、プロセスにかかる負荷Ｖが低下する
につれて、プロセス特性の積分時定数〒、むだ時間ｒが
大きくなるので、制御結果は、第５図に示すように負荷
の低下につれて、次第に応答が振動的になってくる。第
５図の例示は、定格時におけるプロセスの積分時定数Ｔ
＝４．７５分、むだ時間Ｉ、＝２．２４分とし、負荷が
１００％から２０％まで、２０％ずつ低下していったと
きの計算結果である。１００％時の応答曲線は１０分、
２０分、３０分に偏差０となっている。

以にのように、従来の制御回路では、負荷が低下するに
つれて、制御結果が悪くなるという問題があった。

この発明は、上記問題点に着目してなされたものであっ
て、負荷が低下しても制御結果が悪くならない、むしろ
良好となるプロセス制御回路をを供することを目的とし
ている。

（ニ）課題を解決するための手段及び作用この発明のプ
ロセス制御回路は、比例要素、積分要素、微分要素とを
含むものにおいて、入力側に、プロセスにかかる負荷又
は、操作量で入力を割る割算回路を特徴的に設けている
。

このプロセス制御回路では、負荷が低下した場合、例え
ば、第３図に示すように、負荷が低下するにつれて応答
特性の振動が小さくなり、制御結果が良好となる。

（ホ）実施例 以下、実施例により、この発明をさらに詳細に説明する
。

第１図は、この発明の一実施例を示すＰＩＤ制御回路の
ブロック図である。このＰｒＤ制ｆ７１１　＠路も、等
価むだ時間要素ｌを含む積分性要素２のプロセス３をＰ
ＩＤ調節器７で調節するものであり、ＰＩＤ調節器７は
比例要素４、積分要素５及び微分要素６を備えている。

この点、第４図に示す従来のＰＩＤ制御回路と同様であ
る。

この実施例ＰＩＤ制御回路の特徴は、比例要素４０入力
側に、割算回路８を設けたことである。

この割算回路８には、ＰｒＤ制御回路の入力、つまり、
目標値ｒ−制御量Ｘの制御偏差が入力されるとともに、
ＰＩＤ調節器７の出力、つまり操作４ｉｔｍが加えられ
ている。この割１γ回路８は、制御偏差ｒ−ｘを操作量
ｍで割算する機能を有する。

このＰＩＤ制御回路において、第４図の回路と同じ特性
のプロセス、つまり定格時の積分時定数Ｔ＝４．７５分
、むだ時間Ｌ＝２．２４分を対象にジーグラ・ニコルス
のＰＩＤパラメータを設定し、負荷Ｖを１００％から２
０％まで２０％ずつ低下していったとき、計算結果が第
３図に示すようになった。この第３図の応答特性をみる
と、９、荷１００％の応答曲線は１０分、２０分、３０
分に偏差０となり、第５図と同じであるが、制？Ｉ＠ｘ
の偏差は負荷力）゛低下するにつれて、１１１１１次小
さくなっている。つまり、負荷が低下するにつれて、か
えって制御結果が良好となっている。

なお、ヒ記Ｔ流側では、操作１ｍで制御偏差ｒ−Ｘを割
算しているが、操作１ｍは、常に負荷Ｖとなるように、
制御回路が働いているので、操作ｔｉｍは負荷■である
と見做してよい。したがって、負荷Ｖがわかっている場
合、つまり既知の場合は、第２図に示すように、負荷Ｖ
を割算回路８に加え、制御偏差ｒ−ｘを、負荷Ｖで割算
しても、同様の結果が得られる。第２図のＰＴＤ制御回
路において、操作量ｍで制御偏差ｒ−ｘを割る回路を除
けば、その他の回路部分は第１図のＰＩＤ制御回路と同
様である。

（へ）発明の効果 この発明によれば、調節器の入力を出力（ｔＷ作＠）で
割る割ｔγ回路を設けることにより、プロセスにかかる
負荷の低下につれて、制御量の制御結果が悪（なるとい
う従来の欠点を解消し、負荷の低下につれてむしろ良好
な制御結果を得ることができる。この効果は、むだ１Ｉ
ｉＩＦ間を含む積分性プロセスに対し、ジーグラ・ニコ
ルスの制御パラメータを用いた例示の場合は、もちろん
あらゆるプロセス制御系についてあてはまる。

【図面の簡単な説明】 第１図は、この発明の一実施例を示すＰｒＤ制御回路の
ブロック図、第２図は、この発明の他の実施例を示すＰ
ＩＤｆｆＩ制御回路のブロック図、第３図は、上記実施
例ＰＩＤ制御回路の応答特性の一例を示す図、第４図は
従来のＰ　ｒ　Ｄ　ｉＩｌ＋御回路を示すブロック図、
第５図は従来のＰＩＤｆｆｌＩＩ御回路の応答特性の一
例を示す図である。 ３：プロセス、　　４：比例要素、 ５：積分要素、　　６；微分要素、 ７：ＰｒＤ調節器、８：割算回路、 ｍ：操作量、　　　Ｘ：制御量、 ｒ：目標値、　　　■＝負負荷

Claims (1)

【特許請求の範囲】
1. （１）比例要素、積分要素、微分要素を含むプロセス制
   御回路において、 入力側に、プロセスにかかる負荷又は、操作量で入力を
   割る割算回路を設けたことを特徴とするプロセス制御回
   路。