JPH0239232A - データ処理装置 - Google Patents

データ処理装置

Info

Publication number
JPH0239232A
JPH0239232A JP63188857A JP18885788A JPH0239232A JP H0239232 A JPH0239232 A JP H0239232A JP 63188857 A JP63188857 A JP 63188857A JP 18885788 A JP18885788 A JP 18885788A JP H0239232 A JPH0239232 A JP H0239232A
Authority
JP
Japan
Prior art keywords
bus
data
read
write
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63188857A
Other languages
English (en)
Other versions
JP2628194B2 (ja
Inventor
Shigeya Tanaka
成弥 田中
Masahiro Iwamura
将弘 岩村
Tatsumi Yamauchi
辰美 山内
Tatsuo Nojiri
辰夫 野尻
Hisashi Tada
久 多田
Tetsuo Nakano
哲夫 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63188857A priority Critical patent/JP2628194B2/ja
Priority to EP19890113706 priority patent/EP0352745A3/en
Priority to KR1019890010512A priority patent/KR920008446B1/ko
Publication of JPH0239232A publication Critical patent/JPH0239232A/ja
Priority to US08/015,296 priority patent/US5339448A/en
Application granted granted Critical
Publication of JP2628194B2 publication Critical patent/JP2628194B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microcomputers (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係り、特に、マイクロプロセ
ッサとして用いるに好適なデータ処理装置に関する。
〔従来の技術〕
１チツプＣＰＵなどとして構成されるマイクロプロセッ
サは、一般に、ＲＯＭ、デコーダ、ＲＯＭコントローラ
から構成される指令部と、指令部からのリードアクセス
によりデータを出力し、ライトアクセスによりデータを
入力するレジスタ群と、指令部からの演算指令部により
レジスタ群とデータの授受を行なう演算部から構成され
ており、また演算部は入出力コントローラを介して外部
メモリとデータの授受を行なうようになっている。
演算部（ＡＬＵ）とレジスタ群とはライトバスおよびリ
ードバスを介して接続されており、ライトアクセスによ
り演算部からのデータがレジスタ群に格納され、リード
アクセスによりレジスタ群からのデータが演算部へ転送
されるようになっている。
〔発明が解決しようとする課題〕
しかし、従来のマイクロプロセッサにおいてはリードバ
スおよびライトバスの負荷容量については配慮されてお
らず、レジスタ群以外からのり一ドバスおよびライトバ
スへのアクセスが高速化できないという不具合があった
。すなわち、演算部のデータ入力端子および出力端子は
それぞれレジスタ群のデータ出力端子およびデータ入力
端子に直接直列接続されているため、演算部に接続され
たりリードバスおよびライトバスから見た負荷容量は、
リードバスおよびライトバスの配線による負荷容量と、
レジスタ群の出力負荷容量と、演算部の入力負荷容量お
よび入出力コントローラの入出力負荷容量との総和にな
る。このうち、レジスタ群の出力負荷容量はレジスタ群
の数が多くなるほど大きくなり、しかもこの容量はレジ
スタ群をアクセスする必要がないときでもリードバスお
よびライトバスの負荷容量として機能する。このため、
演算部と外部メモリとの間でデータの授受を行なうため
に、リードバスおよびライトバスをアクセスする場合で
もレジスタ群の負荷容量がアクセス時間に影響し、演算
部に接続されたり−ドバスおよびライトバスへのアクセ
スが遅くなるという不具合があった。
本発明の目的は、演算部に接続されたバスの負荷容量を
低減することができるデータ処理装置を提供することに
ある。
〔課題を解決するための手段〕
前記目的を達成するために、本発明は、データ処理に関
する指令を出力する指令部と、指令部からのリードアク
セスによりデータを出力し、ライトアクセスによりデー
タを入力するレジスタ群と、指令部からの演算指令によ
りレジスタ群および外部メモリとデータの授受を行なう
演算部と、演算部のデータ入力端子に接続されたメイン
リードバスと、演算部のデータ出力端子に接続されたメ
インライトバスと、各レジスタのデータ出力端子に直列
接続されたサブリードバスと、各レジスタのデータ入力
端子に直列接続されたサブライトバスと、サブリードバ
スとメインリードバスとを結ぶリードデータ伝送路を構
成し、リードアクセスによりサブリードバスからのデー
タをメインリードバスへ伝送し、それ以外のときにはリ
ードデータ伝送路を遮断するリードバス開閉手段と、サ
ブライトバスとメインライトバスとを結ぶライトデータ
伝送路を構成し、ライトアクセスによりメインライトバ
スからのデータをサプライ１−バスへ伝送し、それ以外
のときにはライトデータ伝送路を遮断するライトバス開
閉手段とを有するデータ処理装置を構成したものである
。
また、データ処理に関連する指令を出力する指令部と、
指令部からのリードアクセスによりデータを出力し、ラ
イトアクセスによりデータを入力するレジスタ群と、指
令部からの演算指令によりレジスタ群および外部メモリ
とデータの授受を行なう演算部と、演算部のデータ入力
端子に接続されたメインリードバスと、各レジスタのデ
ータ出力端子に直列接続されたサブリードバスと、演算
部のデータ出力端子と各レジスタのデータ入力端子に直
列接続されたライトバスと、メインリードバスとサブリ
ードバスとを結ぶリードデータ伝送路を構成し、リード
アクセスによりサブリードバスからのデータをメインリ
ードバスへ伝送し、それ以外のときにはリードデータ伝
送路を遮断するリードバス開閉手段を有するデータ処理
装置を構成している。
またさらに、データ処理に関連する指令を出力する指令
部と、指令部からのリードアクセスによりデータを出力
し、ライトアクセスによりデータを入力するレジスタ群
と、指令部からの演算指令によりレジスタ群および外部
メモリとデータの授受を行なう演算部と、演算部のデー
タ入力端子および各レジスタのデータ出力端子に直列接
続されたリードバスと、演算部のデータ出力端子に接続
されたメインライトバスと、各レジスタのデータ入力端
子に直列接続されたサブライトバスと、メインライトバ
スとサブライトバスとを結ぶライトデータ伝送路を構成
し、ライトアクセスによりメインライトバスからのデー
タをサブライトバスへ伝送し、それ以外のときにはライ
トデータ伝送路を遮断するライトバス開閉手段とを有す
るデータ処理装置を構成している。
前記装置のうちリードバス開閉手段を有する装置には、
サブリードバスとリートバス開閉手段との間に挿入され
、サブリードバスからの入力信号のレベルが低レベルか
ら高レベルに移行したときに、入力信号のレベルが基準
の論理判定レベルよりも低い半導体動作レベルになった
ときに論理の反転した信号をリードバス開閉手段へ出力
し、入力信号のレベルが高レベルから低レベルに移行し
たときに再び論理の反転した信号をリードバス開閉手段
へ出力するリードバスレベル交換手段が設けられている
。
前記リードバスレベル変換手段は、ベース・エミッタ間
の順方向特性により半導体動作レベルに応答するバイポ
ーラトランジスタから構成されている。
リードバスレベル変換手段を有する装置の各レジスタの
出力回路は、サブリードバスに接続され、リードアクセ
スによりオンになる第１のスイッチング素子と、第１の
スイッチング素子と直列接続され各レジスタのデータの
内容に応じてオンオフする第２のスイッチング素子から
構成されている。
リードバスがサブリードバスとメインリードバスで構成
されている装置のサブリードバスには、データの内容が
固定されたレジスタが接続されている。
〔作用〕
演算部に接続されたメインリードバスはリードバス開閉
手段を介してメインライトバスと接続され、演算部に接
続されたメインライトバスはライトバス開閉手段を介し
てサブライトバスに接続されているため、リードアクセ
ス又はライトアクセスされないときには、レジスタ群の
容量はメインリードバス又はメインライトバスの負荷容
量から除かれ、演算部に接続されるバスの負荷容量を低
減することができる。これにより、レジスタ群以外から
のリードバスアクセスおよびライ１−バスアクセスが高
速化されろ。
また、レジスタ群からデータを読み出す場合、サブリー
ドバスが低レベルでもメインリートバスがアクセスされ
るため、レジスタ群からリードバスへのアクセスを高速
化することが可能となる。
〔実施例〕
以下、本発明の一実施例を図面に基づいて説明する。
第１図において、データ処理装置を構成するマイクロプ
ロセッサ１０はＲＯＭＩＩ、デコーダ１２、ＲＯＭコン
トローラ１３、演算器（ＡＬＵ）１４、バイパス回路１
５．６４ピツ１へに対応したレジスタ群１６、入出力コ
ントローラ１７から構成されており、入出力コントロー
ラ１７は入出力信号線２００を介して外部メモリなどに
接続されている。
ＲＯＭＩＩ、デコーダ１２、ＲＯＭコントローラ１３は
指令部として構成されており、データ処理に関連する各
種指令を出力するように構成されている。演算器１４は
演算部として構成されており、データ入力端子にメイン
リードバス２０１が、データ出力端子がメインライトバ
ス２０２に接続されている。そしてメインリードバス２
０１はバス出力回路１８を介してサブリードバス２０３
に接続され、メインライトバス２０２はバス入力回路１
９を介してサブライトバス２０４に接続されている。サ
ブリードバス２０３はレジスタ群１６の各データ出力端
子に直列に接続されており、サブライトバス２０４はレ
ジスタ群１６の各データ入力端子に直列に接続されてい
る。そしてレジスタ群１６はＲＯＭ　１１からの指令に
基づくリードアクセスによりデータをサブリードバス２
０３へ出力し、ライトアクセスによりサブライトバス２
ｏ４からのデータを入力するように構成されている。
バス出力回路１８はサブリードバス２０３とメインリー
ドバス２０１とを結ぶリードデータ伝送路を構成し、リ
ードアクセスによりサブリードバス２０３からのデータ
をメインリードバス２０１へ伝送し、それ以外のときに
はリードデータ伝送路を遮断するリードバス開閉手段と
して構成されている。バス入力回路１９はサプライＩ・
バス２０４とメインライトバス２０２とを結ぶライトデ
ータ伝送路を構成し、ライトアクセスによりメインライ
トバス２０２からのデータをサブライトバス２０４へ伝
送し、それ以外のときにはライトデータ伝送路を遮断す
るライトバス開閉手段として構成されている。すなわち
、メインリードバス２０１とメインライトバス２０２は
レジスタ群１６がアクセスされたときにのみ接続される
ので、レジスタ群１６がアクセスされないときにはメイ
ンリードバス２０１．メインライトバス２０２の負荷容
量が低減されることになる。このため、演算器１４がメ
インリードバス２０１又はメインライ１〜バス２０２、
入出力コントローラ１７を介して外部メモリとデータの
授受を行なうときには、負荷容量の低減によってリード
アクセスおよびライトアクセスの高速化が可能となる。
次に、演算器１４に接続されるバスのうちメインリード
バス２０１のみの負荷容量を低減する場合には、第２図
に示されるように、演算器１４とレジスタ群１６とをラ
イトバス２０５を介して直接接続し、メインリードバス
２０１とサブリードバス２０３との間にのみバス出力回
路１８を挿入する。レジスタ１６−１・・・１６−１に
はそれぞれレジスタ続出し制御線２０６−１・・・２０
６−ｉ、レジスタ書込み制御線２０７−１・・・２０７
−ｉが接続されており、バス出力回路１８にはリードバ
ス読出し制御線２０８が接続されている。そしてレジス
タ読出し制御線２０６−１〜２０６−ｉのうちいずれか
の制御線がアサート（“１”の信号）されたとき、指定
のレジスタからのデータがサブリードバス２０３へ出力
される。このとき同時にリードバス読出し制御ｖＡ２０
８もアサートされ、サブリードバス２０３へ出力された
データがバス出力回路１８を介してメインリードバス２
０１へ転送される。一方、レジスタ書込み制御線２０７
−１〜２０７−ｉのうちいずれかの制御線がアサートさ
れると、ライトバス２０５からのデータが指定のレジス
タへ人力される。
本実施例においては、レジスタ群１６がリードアクセス
されたときにのみメインリードバス２０１がサブリード
バス２０３と接続されるため、レジスタ群１６がリード
アクセスされないときにはメインリードバス２０１の負
荷容量が低減され。
レジスタ群１６以外からのメインリードバス２０１への
アクセスが高速化される。
バス出力回路１８は、第３図の（ａ）に示されるように
、クロックドインバータ２０と、このインバータを制御
するためのインバータ２１から構成されている。そして
、このバス出力回路１８はリードバス読出し制御ｔｌＡ
２０８がアサ−１・されたときに、サブリードバス２０
３からのデータを反転してメインリードバス２０１へ出
力し、リードバス読出し制御線２０８がネゲート（ＬＬ
　ＯＩ＋の信号）されたときにはクロックドインバータ
２０の出力がハイインピーダンスとなって、メインリー
ドバス２０１とサブリードバス２０３とを結ぶリードバ
ス伝送路を遮断するように構成されている。
クロックドインバータ２０としては、第３図の（ｂ）に
示されるように、２ＭＯ５，ＮＭＯＳトランジスタから
なるＣ　Ｍ　ＯＳ型のもので構成することも可能であり
、（ｃ）に示されるように、２ＭＯ５，ＮＭＯＳトラン
ジスタおよびバイポーラトランジスタを有するＢ１−Ｃ
ＭＯＳ型のものによってもが成することも可能である。
前者のものは、メインリードバス２０１の負荷容量が小
さいときに、メインリードバス２０１を高速にアクセス
することが可能であり、メインリードバス２０１の負荷
容量が比較的大きいときには、後者のものを用いれば、
メインリードバス２０１のリードアクセスを高速に行な
うことができる。
一方、メインリードバス２０１がダイナミックバス（デ
ータ伝送前にバスに電荷がプリチャージされ、データ伝
送時にはバスの電荷がディスチャージされるバス）で構
成したときには、バス回路１８を第４図の（ａ）、（ｂ
）で示されるような回路構成とすることが効果的である
。
（ａ）に示されるものはＮＭＯＳトランジスタのみで構
成されており、（ｂ）で示されるものはＮ　Ｍ　ＯＳ　
トランジスタ、インバータ、バイポーラトランジスタで
構成されている。各バス出力回路１８は、リードバス読
出し制御線２０８がアサートされたときに、サブリード
バス２０３からのデータを反転してメインリードバス２
０１へ出力し、ノードバス読出し制御線２０８がネゲー
トされたときにはメインリードバス２０１の電荷を引き
抜かないように構成されている。
レジスタ群１６は、第５図の（、）に示されるように、
各レジスタ１６ｉがクロックドインバータ２２．２３、
インバータ２４．２５、ＮＭＯＳトランジスタ２６．２
７から構成されている。そしてレジスタ書込み制御線２
０７１がアサートされると、ライトバス２０５からのデ
ータがクロックドインバータ２３で論理が反転された状
態で人力され、論理的な帰還ループを構成するクロック
ドインバータ２２．インバータ２５に格納される。
このデータはレジスタ書込み制御線２０７ｉがネゲート
されたときには論理的帰還ループに保持されたままにな
る。一方、レジスタ読出し制御線２０６ｉがアサートさ
れると、論理的帰還ループに格納されたデータがＮＭＯ
Ｓトランジスタ２Ｇ、２７を介してサブリードバス２０
３へ出力される。
また、レジスタ１６ｉとしては、第５図の（ｂ）に示さ
れるように、ＰＭＯＳトランジスタ２８．２９ＮＭＯＳ
トランジスタ３０．３１．２６．２７、インバータ３２
．３３．３４によって構成することも可能であり、（ｃ
）に示されるようにＰＭＯＳトランジスタ２８．２９、
ＮＭＯＳトランジスタ３０．３１、インバータ３２．３
３．３４．３５、クロックドインバータ３６によって構
成することも可能である。（ａ）、（ｂ）に示されるレ
ジスタ１６ｉの場合にはサブリードバス２０３をダイナ
ミックバスで構成した場合に効果的であり、　（ｃ）に
示されるレジスタ１６ｉの場合には、サブリードバス２
０３をスタティックバスで構成した場合に効果的である
。
このように、本実施例においては、メインリードバス２
０１がバス出力回路１８を介してサブリードバス２０３
に接続されているため、メインリードバス２０１の負荷
容量はレジスタ１６ｉの出力容量Ｘ６４−バス出力回路
１８分の容量低減が図れ、レジスタ群１６以外からのメ
インリードバス２０１へのアクセスが高速化される。
またレジスタ群１６以外からのメインリードバス２０１
へのアクセスタイムをバス出力回路１８がないときと同
じ時間に設定すれば、メインリードバス２０１の廃動す
るバス出力回路を小さな面積で構成することができる。
さらに、この場合にはメインリードバス２０１へ流れる
電流のピーク値を制御することも可能である。
また、レジスタ群１Ｇがアサートされていても。
バス出力回路１８がネゲートされているときには、レジ
スタ群１６のデータがバス出力回路１８から出力されな
いため、プログラムを作１戊する場合、バス出力回路１
８の制御を優先した論理が可能となるため制御系の論理
の簡素化が図れる。
また、第６図に示されるように、サブリードバス２０３
に、データの内容が固定されたレジスタとしてのＲＯＭ
３７ｉ接続すれば、マイクロプロノセサ１０の初期設定
時に、固定値をＲＯＭ　１１へ書込むための処理を省略
することができる。
すなねち、ＲＯＭ読出し徂制御線２０９１がアサートさ
れたときにＲＯＭ３７ｉの固定データが読出される。こ
の場合、第７図の（ａ）には、固定データＬＬ　ＯＩ＋
が読出される状態が模式的に示されており、（ｂ）には
固定データ“１″が読出される状態が模式的に示されて
いる。
本実施例によれば、固定データをＲＯＭ群３７に格納す
ることができるため、ＲＯＭＩＩの面積を小さくするこ
とができる。
次に、サブリードバス２０３の信号のレベルを低振幅化
してレジスタ群１Ｇからメインリードバス２０１へのア
クセスを高速化する場合の構成が第８図に示されている
。
第８図において、レジスタ群１６に接続されたサブリー
ドバス２０３とバス出力回路１８との間にセンス回路３
８が設けられている。このセンス回路３８はサブリート
バス２０３からの人力信号のレベルが低レベルから高レ
ベルに移行するときに、入力信号のレベルが基準の論理
判定レベルよりも低い半導体動作レベルになったときに
論理の反転した信号をバス出力回路１８へ出力し、入力
信号のレベルが高レベルから低レベルに移行したときに
、再び論理の反転した信号をバス出力回路１８へ出力す
るり−ドパスレベル変換手段として構成されている。
センス回路３８は、第９図に示さ九るように、Ｐ　Ｍ　
ＯＳ　ｌ−ランジスタ３９．４０、ＮＭＯＳトランジス
タ４１．４２、バイポーラトランジスタ４３から構成さ
れており、トランジスタ４３のベースがサブリードバス
２０３に、コレクタが出力ライン２１１を介してバス出
力回路１８に接続され。
Ｐ　Ｍ　ＯＳ　トランジスタ３９およびＮＭＯＳトラン
ジスタ４１のゲートが制御線２１０に接続されている。
このセンス回路３８はサブリードバス２０３がダイナミ
ックバスで構成された場合に適応しており、ブリーチャ
ージのタイミングで制御線２１０がハイレベル（５ボル
ト）まで引上げられ、トランジスタ４０．４１がオンに
なることによってサブリートバス２０３に電荷がチャー
ジされる。次にディスチャージのタイミングで制御線２
１０がローレベル（零ボルト）へ引下げられ、トランジ
スタ３９．４４がオンになることによってトランジスタ
４３にコレクタ電流が供給される。ここで、レジスタ１
６の保持データがＩｆ　ＯＩＩでサブリードバス２０３
の電荷を引き抜かない場合には、トランジスタ４２のゲ
ートには電圧ＶＲＲが印加され、ディスチャージ中にト
ランジスタ４３のベースに流れ込むベース電流がトラン
ジスタ４２から出力さ７れる。こ九によりトランジスタ
４３はプリチャージからディスチャージまでオン状態を
維持することになる。トランジスタ４３がオンになると
サブリードバス２０３のレベルを低レベルから高レベル
に移行する場合でも、サブリードバス２０３のレベルが
基準の論理判定レベル（例えば３ボルト）よりも低い半
導体動作レベル（０，７ボルト）に維持される。そして
トランジスタ４３がオンになることにより信号ライン２
１１がほぼ導体動作レベルに維持され、論理が反転する
。すなわちサブリートバス２０３のレベルが低レベルか
ら高レベルに移行すると、トランジスタ４３がオンにな
った時点で信号ライン２１１のレベルが高レベルから低
レベルに反転する。
一方、レジスタ群の保持データがＩＩ　Ｉ　ＩＩでサブ
リードバス２０３の電荷を引き抜く必要がある場合には
、トランジスタ４２から供給される電荷とサブリードバ
ス２０３に蓄えられた電荷が引き抜かれトランジスタ４
０はオフになる。これにより出力ライン２１１が低レベ
ル（５ボルト）に反転する。この場合、レジスタ群１６
は第５図の（、）、（ｂ）で示されるもので構成される
ので、電荷を引く抜きによってチャージシアが発生する
のを防止することができる。
このように、本実施例においては、サブリードバス２０
３を低振幅化したため、サブリードバス２０３のレベル
が低レベルから高レベルに移行するときに、サブリード
バス２０３のレベルが半導体動作レベルになった時点で
レジスタ群のデータがバス出力回路１８へ転送されるた
め、レジスタ群１Ｇからメインリードバス２０１へのア
クセスを早めることができる。
また、サブリードバス２０３のレベルは半道体動作レベ
ルに維持されるため、サブリードバス２ｏ３の電荷を引
く抜く場合でも、電荷の引き抜きを高速に行なうことが
可能となり、電荷を引く抜くためのＮＭＯＳトランジス
タのサイズを小さくすることが可能となる。
また、サブリードバス２０３に多数のレジスタ１６を接
続しても、Ｉ−ランジスタ４３のペースエニノタ間の順
方向特性を利用して半導体動作レベルを設定しているた
め、半導体動作レベルをＮＭ○Ｓ１−ランジスタを用い
て設定する場合よりも負荷依存性が低くなり、高速にア
クセスすることが可能となる。
また、前記実施例においては、レジスタ群１６として単
一のデータ出力端子を有するものについて述へたが、複
数のデータ出力端子を有する場合には、第１０図の（ａ
）、（ｂ）に示されるような構成とすることによって対
応することができる。
すなわち、レジスタ群１６Ａ−ｉにデータ出力端子を３
個有する場合には３本のサブリードバス２ｏ３−１〜２
０３−３と３本のメインリードバス２０１−１〜２０１
−３を設け、これらのリードバスの間に３個のバス出力
回路１８−１〜１８−３を挿入する。
〔発明の効果〕
以上説明したように、本発明によれば、演算部に接続さ
れるバスをリードバス開閉手段又はライトバス開閉手段
を介してレジスタ群に接続し、レジスタ群がアクセスさ
れないときには、演算部に接続されるバスとレジスタ群
とを遮断するようにしたため、演算部に接続されるバス
の負荷容量を低減することができ、演算部に接続される
バスのアクセスのうちレジスタ群以外からのアクセスを
高速に行なうことが可能となり、データの処理速度の高
速化に寄与することができる。また、サブリードバスが
低振幅化されるため、レジスタ群から演算部に接続され
たバスのアクセスを高速に行なうことも可能となる。こ
の場合、サブリードバスの低振幅化がバイポーラトラン
ジスタを利用して行なわれているため、サブリードバス
に複数のレジスタ群が接続されている場合でも負荷依存
性が低くなり、レジスタ群からリードバスへのアクセス
を高速とすることが可能となる。またサブリードバスに
、データの内容が固定されたレジスタを接続することに
より、初期値の設定もレジスタを用いて行なうことが可
能となる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す全体構成図、第２図は
メインリードバスとサブリードバスにバス出力回路を挿
入したときの構成図、第３図はバス出力回路の具体的構
成図、第４図はメインリードバスをダイナミックバスで
構成したときのバス出力回路の構成図、第５図はレジス
タの具体的構成図、第６図はサブリードバスにＲＯＭを
接続したときの構成図、第７図はサブリードバスに接続
されたＲＯＭの動作を説明するための模式図、第８図は
バス出力回路とレジスタ群との間にセンス回路を設けた
構成図、第９図はセンス回路の具体的構成図、第１０図
はレジスタ群が複数のバス出力端子を有する場合の構成
図である。 １ｏ・・・マイクロプロセッサ、１１．３７・・・ＲＯ
Ｍ、１２・・・デコーダ、１３・・・ＲＯＭコントロー
ラ、１４・・・演算器、１５・・・バイパス回路、１６
・・・レジスタ群、１７・・・人出力コントローラ、１
８・・・バス出力回路、１９・・・バス入力回路、３８
・・センス回路、２０１・・・メインリードバス、２０
２・・・メインライトバス、２０３・・・サブリードバ
ス、２０４・・・サブライトバス、２０５・・・ライト
バス。

Claims (1)

  1. 【特許請求の範囲】 １、データ処理に関連する指令を出力する指令部と、指
    令部からのリードアクセスによりデータを出力し、ライ
    トアクセスによりデータを入力するレジスタ群と、指令
    部からの演算指令によりレジスタ群および外部メモリと
    データの授受を行なう演算部と、演算部のデータ入力端
    子に接続されたメインリードバスと、演算部のデータ出
    力端子に接続されたメインライトバスと、各レジスタの
    データ出力端子に直列に接続されたサブリードバスと、
    各レジスタのデータ入力端子に直接接続されたサブライ
    トバスと、サブリードバスとメインリードバスとを結ぶ
    リードデータ伝送路を構成し、リードアクセスによりサ
    ブリードバスからのデータをメインリードバスへ伝送し
    、それ以外のときにはリードデータ伝送路を遮断するリ
    ードバス開閉手段と、サブライトバスとメインライトバ
    スとを結ぶライトデータ伝送路を構成し、ライトアクセ
    スによりメインライトバスからのデータをサブライトバ
    スへ伝送し、それ以外のときにはライトデータ伝送路を
    遮断するライトバス開閉手段とを有するデータ処理装置
    。 ２、データ処理に関連する指令を出力する指令部と、指
    令部からのリードアクセスによりデータを出力し、ライ
    トアクセスによりデータを入力するレジスタ群と、指令
    部からの演算指令によりレジスタ群及び外部メモリとデ
    ータの授受を行なう演算部と、演算部のデータ入力端子
    に接続されたメインリードバスと、各レジスタのデータ
    出力端子に直列接続されたサブリードバスと、演算部の
    データ出力端子と各レジスタのデータ入力端子に直列接
    続されたライトバスと、メインリードバスとサブリード
    バスとを結ぶリードデータ伝送路を構成し、リードアク
    セスによりサブリードバスからのデータをメインリード
    バスへ伝送し、それ以外のときにはリードデータ伝送路
    を遮断するリードバス開閉手段を有するデータ処理装置
    。 ３、データ処理に関連する指令を出力する指令部と、指
    令部からのリードアクセスによりデータを出力し、ライ
    トアクセスによりデータを入力するレジスタ群と、指令
    部からの演算指令によりレジスタ群および外部メモリと
    データの授受を行なう演算部と、演算部のデータ入力端
    子および各レジスタのデータ出力端子に直列接続された
    リードバスと、演算部のデータ出力端子に接続されたメ
    インライトバスと、各レジスタのデータ入力端子に直列
    接続されたサブライトバスと、メインライトバスとサブ
    ライトバスとを結ぶライトデータ伝送路を構成し、ライ
    トアクセスによりメインライトバスからのデータをサブ
    ライトバスへ伝送し、それ以外のときにはライトデータ
    伝送路を遮断するライトバス開閉手段とを有するデータ
    処理装置。 ４、サブリードバスとリードバス開閉手段との間に挿入
    され、サブリードバスからの入力信号のレベルが低レベ
    ルから高レベルに移行するときに、入力信号のレベルが
    基準の論理判定レベルよりも低い半導体動作レベルにな
    ったときに論理の反転した信号をリードバス開閉手段へ
    出力し、入力信号のレベルが高レベルから低レベルに移
    行したときに再び論理の反転した信号をリードバス開閉
    手段へ出力するリードバスレベル変換手段を有する請求
    項１又は２記載のデータ処理装置。 ５、リードバスレベル変換手段は、ベース・エミッタ間
    の順方向特性により半導体動作レベルに応答するバイポ
    ーラトランジスタを有する請求項４記載のデータ処理装
    置。 ６、各レジスタの出力回路は、サブリードバスに接続さ
    れ、リードアクセスによりオンになる第１のスイッチン
    グ素子と、第１のスイッチング素子と直列接続され、各
    レジスタのデータの内容に応じてオンオフする第２のス
    イッチング素子を有する請求項４記載のデータ処理装置
    。 ７、サブリードバスにはデータの内容が固定されたレジ
    スタが接続されている請求項１、２又は４記載のデータ
    処理装置。
JP63188857A 1988-07-28 1988-07-28 データ処理装置 Expired - Fee Related JP2628194B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63188857A JP2628194B2 (ja) 1988-07-28 1988-07-28 データ処理装置
EP19890113706 EP0352745A3 (en) 1988-07-28 1989-07-25 Microprocessor
KR1019890010512A KR920008446B1 (ko) 1988-07-28 1989-07-25 마이크로 프로세서
US08/015,296 US5339448A (en) 1988-07-28 1993-01-22 Microprocessor with improved internal transmission

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63188857A JP2628194B2 (ja) 1988-07-28 1988-07-28 データ処理装置

Publications (2)

Publication Number Publication Date
JPH0239232A true JPH0239232A (ja) 1990-02-08
JP2628194B2 JP2628194B2 (ja) 1997-07-09

Family

ID=16231069

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63188857A Expired - Fee Related JP2628194B2 (ja) 1988-07-28 1988-07-28 データ処理装置

Country Status (4)

Country Link
US (1) US5339448A (ja)
EP (1) EP0352745A3 (ja)
JP (1) JP2628194B2 (ja)
KR (1) KR920008446B1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440749A (en) * 1989-08-03 1995-08-08 Nanotronics Corporation High performance, low cost microprocessor architecture
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
JP3134450B2 (ja) * 1992-02-17 2001-02-13 日本電気株式会社 マイクロプロセッサ
US5633605A (en) * 1995-05-24 1997-05-27 International Business Machines Corporation Dynamic bus with singular central precharge
JP3765337B2 (ja) * 1996-10-25 2006-04-12 株式会社東芝 Ｍａｃのバンクレジスタ回路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5269242A (en) * 1975-12-05 1977-06-08 Fujitsu Ltd Information processing system
JPS5622123A (en) * 1979-08-01 1981-03-02 Fujitsu Ltd Internal bus forming system for single chip function element
JPS5798028A (en) * 1980-12-10 1982-06-18 Sanyo Electric Co Ltd Logical circuit
JPS57187726A (en) * 1981-05-13 1982-11-18 Matsushita Electric Ind Co Ltd Digital circuit
JPS60175267A (ja) * 1984-02-21 1985-09-09 Tdk Corp フロツピ−ヘツド
JPS61194529A (ja) * 1985-02-22 1986-08-28 Hitachi Ltd キヤリ−伝播回路
JPS62212860A (ja) * 1986-03-14 1987-09-18 Nec Corp デ−タ転送回路
JPS62276678A (ja) * 1986-05-26 1987-12-01 Fujitsu Ltd 拡張画像バス接続方式

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4107773A (en) * 1974-05-13 1978-08-15 Texas Instruments Incorporated Advanced array transform processor with fixed/floating point formats
GB1540923A (en) * 1975-12-01 1979-02-21 Intel Corp Programmable single chip mos computer
US4155118A (en) * 1977-09-20 1979-05-15 Burroughs Corporation Organization for an integrated circuit calculator/controller
US4196363A (en) * 1978-08-21 1980-04-01 International Business Machines Corporation Open collector bit driver/sense amplifier
JPS5597625A (en) * 1979-01-17 1980-07-25 Fanuc Ltd Bus connection system
EP0063140A1 (en) * 1980-10-23 1982-10-27 Ncr Corporation Data communication bus structure
DE3215080A1 (de) * 1982-04-22 1983-10-27 Siemens AG, 1000 Berlin und 8000 München Anordnung zur kopplung von digitalen verarbeitungseinheiten
JPH0738187B2 (ja) * 1984-03-23 1995-04-26 株式会社日立製作所 Ｌｓｉに構成されたマイクロコンピュータ
US4794524A (en) * 1984-07-03 1988-12-27 Zilog, Inc. Pipelined single chip microprocessor having on-chip cache and on-chip memory management unit
JPS6120421A (ja) * 1984-07-09 1986-01-29 Nec Corp 半導体集積回路
JPS6191752A (ja) * 1984-10-11 1986-05-09 Nec Corp マイクロコンピユ−タ
JPS6353669A (ja) * 1986-08-22 1988-03-07 Hitachi Micro Comput Eng Ltd マイクロプロセツサ
NL8602178A (nl) * 1986-08-27 1988-03-16 Philips Nv Geintegreerde geheugenschakeling met blokselektie.
JPS63239675A (ja) * 1986-11-27 1988-10-05 Toshiba Corp 半導体記憶装置
US4912636A (en) * 1987-03-13 1990-03-27 Magar Surendar S Data processing device with multiple on chip memory buses
US4837743A (en) * 1987-08-17 1989-06-06 Texas Instruments Incorporated Architecture for memory multiplexing

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5269242A (en) * 1975-12-05 1977-06-08 Fujitsu Ltd Information processing system
JPS5622123A (en) * 1979-08-01 1981-03-02 Fujitsu Ltd Internal bus forming system for single chip function element
JPS5798028A (en) * 1980-12-10 1982-06-18 Sanyo Electric Co Ltd Logical circuit
JPS57187726A (en) * 1981-05-13 1982-11-18 Matsushita Electric Ind Co Ltd Digital circuit
JPS60175267A (ja) * 1984-02-21 1985-09-09 Tdk Corp フロツピ−ヘツド
JPS61194529A (ja) * 1985-02-22 1986-08-28 Hitachi Ltd キヤリ−伝播回路
JPS62212860A (ja) * 1986-03-14 1987-09-18 Nec Corp デ−タ転送回路
JPS62276678A (ja) * 1986-05-26 1987-12-01 Fujitsu Ltd 拡張画像バス接続方式

Also Published As

Publication number Publication date
JP2628194B2 (ja) 1997-07-09
EP0352745A3 (en) 1991-03-06
EP0352745A2 (en) 1990-01-31
US5339448A (en) 1994-08-16
KR920008446B1 (ko) 1992-09-29
KR900002193A (ko) 1990-02-28

Similar Documents

Publication Publication Date Title
US5656962A (en) Master-slave flip-flop circuit with bypass
US4486753A (en) Bus line drive circuit
US4233524A (en) Multi-function logic circuit
EP0325180A2 (en) Self precharging static programmable logic array
US4897810A (en) Asynchronous interrupt status bit circuit
US4785204A (en) Coincidence element and a data transmission path
US5459421A (en) Dynamic-static master slave flip-flop circuit
JPH0670778B2 (ja) メモリ・システム
JP2862744B2 (ja) 半導体メモリ装置のデータ出力バッファ
JP3169987B2 (ja) 入力緩衝回路を含む集積回路
JPH0738279B2 (ja) Ｃｍｏｓデ−タレジスタ
EP0217937A1 (en) MEMORY CONTROL CIRCUIT ALLOWING A MICROCOMPUTER SYSTEM TO USE STATIC AND DYNAMIC SELECTIVE ACCESS MEMORIES.
JPH0239232A (ja) データ処理装置
US4551821A (en) Data bus precharging circuits
US4435658A (en) Two-level threshold circuitry for large scale integrated circuit memories
US5030857A (en) High speed digital computer data transfer system having reduced bus state transition time
US4862409A (en) Asynchronous interrupt status bit circuit
US4599528A (en) Self booting logical or circuit
JPS60217729A (ja) 論理デ−タ伝送バスの予負荷回路
CA1304805C (en) Data transmission system
JP2819951B2 (ja) 半導体記憶装置
US6628552B1 (en) Self-configuring input buffer on flash memories
JP2726529B2 (ja) プログラマブル論理素子
US4514802A (en) Integrated program counter memory management register and incrementer
US5862408A (en) Microprocessor system having multiplexor disposed in first and second read paths between memory CPU and DMA for selecting data from either read path

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees