JPS6120421A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS6120421A
JPS6120421A JP59141803A JP14180384A JPS6120421A JP S6120421 A JPS6120421 A JP S6120421A JP 59141803 A JP59141803 A JP 59141803A JP 14180384 A JP14180384 A JP 14180384A JP S6120421 A JPS6120421 A JP S6120421A
Authority
JP
Japan
Prior art keywords
external signal
circuit block
circuit
phiia
internal signal
Prior art date
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Pending
Application number
JP59141803A
Other languages
English (en)
Inventor
Yukio Fukuzukuri
福造　幸雄
Taiichi Inoue
井上　泰一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Priority to DE8585108515T priority patent/DE3584333D1/de
Priority to US06/753,091 priority patent/US4695980A/en
Priority to EP85108515A priority patent/EP0170912B1/en
Publication of JPS6120421A publication Critical patent/JPS6120421A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、複数の回路ブロックを有し、かつこれら複数
の回路ブロックが一つの外部信号によって制御される半
導体集積回路に関する。
（従来技術） 半導体集積回路の多機能化が近年ますます進み、一つの
外部信号が集積回路内にある複数の回路ブロックの動作
を制御するようになってきた。
第１図は従来例に係る半導体集積回路における外部信号
の接続図である。外部信号ψは入力保睦回路を通過した
後、分岐点Ｋにおいて分岐する。
そしてそれぞれ機能の異なる回路ブロック１（１＝１．
２．・・・＋　ｎ）内の入力トランジスタＱｉ（１＝１
．２．・・・＋　ｎ）のゲートに入力する。従って各回
路ブロックは常に外部信号ψのレベル変化を受けるので
、回路ブロックの動作が終了した場合、もしくは動作を
停止させておく必要がある場合には、外部信号ψの影響
を受けないように各回路ブロックが自己制御せざるを得
なかった。
従来は各回路ブロック内にこの自己制御回路が必要とな
るので複雑な回路構成となっていた。またすべての回路
ブロックの入力トランジスタＱ１〜Ｑｎの大きなゲート
容量が常に外部信号線の負荷になるという欠点があった
。
（発明の目的） 本発明の目的は上記従来の欠点を除去し、自己制御回路
を必要とせず、かつ外部信号線の負荷容量が小さい半導
体集積回路を提供することにある。
（発明の構成） 本発明に係る半導体集積回路は、外部信号線と各回路ブ
ロックの外部信号入力端子との間に接続された複数のス
イッチを備え、各スイッチは前記各回路ブロックの内部
信号によって制御されることを特徴とする。
（実施例） 本発明の一実施例に係るｎ個の回路ブロックを備えた半
導体集積回路における外部信号ψの接続図を第２図に示
す。ｉａ　（ｉ＝１．２．・・・、ｎ）は回路ブロック
、Ｑｉａ　（ｉ　＝１　、２　ｘ　・”　＋　ｎ　）は
回路ブロック１ａの入力トランジスタ、Ｑｓｉ　（ｉ＝
１．２．・・・、ｎ）ｈスイッチング用のエンハンスメ
ント型Ｎチャネル電界効果トランジスタ、グ１ａ（１＝
１，２．・・・＋　ｎ）は回路ブロック１ａの内部信号
を示す。入力保護回路を経た外部信号線の分岐点Ｋにト
ランジスタＱｓｉのソースを、回路ブロック１ａの外部
信号入力端子ＴｉａにトランジスタＱｓｉのドレインを
それぞれ接続し、トランジスタＱｓｉのゲートにけ回路
ブロック１ａの内部信号メｉａを接続する。
さて内部信号ｍｉａが高電位のときにはトランジスタＱ
ｓｉがオンとなるので、外部信号ψが入力トランジスタ
Ｑｉａのゲートに入力して回路ブロック１ａの動作を制
御する。ところが内部信号１ｉｉａが低電位のときには
トランジスタＱｓｉがオフとなるので、内部信号り１ａ
が高電位から低電位に下がる時点における外部信号ψの
レベルが入力トランジスタＱｉａのゲートに保持される
。この保持作用は内部信号０１ａが高電位に上がると解
除される。第８図は外部信号ψ、内部信号＃１ａ　、ダ
２ａ、および入力トランジスタＱ１ａ　、　Ｑ２ａの各
ゲート入力Ｎ１ａ　。
Ｎｚａの動作波形図である。内部信号ｍＪａ　（９６２
ａ　）が高電位のときには入力トランジスタ（Ｊａ　（
Ｑ２ａ　）のゲート人力Ｎｘａ　（Ｎ２ａ　）　ｉｘ外
外部信号色同じレベルにガるが、内部信号１１ａ（〆２
ａ　）が低電位のときにはゲート人力Ｎ１ａ　（Ｎ２ａ
　）のレベルは保持され、外部信号ψの影響を受は力い
。
このように各回路ブロックｉａの内部信号Ｊｌｌｉａの
レベルが、外部信号ψによる回路ブロック１ａへの制御
を受けるか否かを決定しているのである。
従って株数の回路ブロックを一つの外部信号によって制
御しているにもかかわらず、各回路ブロック内に複雑な
自己制御回路を設置する必要がないので簡単な構成でか
つ小型の半導体集積回路を提供することができる。さら
に外部信号ψはスイッチング用トランジスタＱｓｉがオ
ンしている回路ブロックの入力トランジスタのみを駆動
するので、外部信号ψの負荷容量は小さいものとなる。
（発明の効果） 以上説明したように本発明によれば、簡単な構成にもか
かわらず複数の回路ブロックのそれぞれの動作を制御す
ることができ、小型の半導体集積回路が実現される。さ
らに外部信号の負荷容量が小さくなるという効果をも有
する。
【図面の簡単な説明】
第１図は従来例に係る半導体集積回路における外部信号
の接続図である。第２図は本発明の一実施例に係る半導
体集積回路における外部信号の接続図である。第８図は
実施例における各部信号の動作波形図である。 ψ・・・外部信号 Ｒ１，几１ａ・・・入力保護抵抗 Ｑ　ｏ　、　Ｑｏａ・・・入力保瞳トランジスタＫ・・
・分岐点 １〜ｎ、ｌａ＋＋ｎａ＋−回路ブロックＱ１〜Ｑｎ　＋
　Ｑｔａ　−Ｑｎａ・・・入力トランジスタＴ１〜Ｔｎ
　、　Ｔｌａ　−Ｔｎａ・・・外部信号入力端子Ｑ１３
１−　Ｑｓｎ・・・スイッチング用トランジスタメ１ａ
−グｎａ・・・内部信号 Ｎｌａ　、　Ｎ２ａ・・・ゲート入力。

Claims (1)

  1. 【特許請求の範囲】 複数の回路ブロックと、該複数の回路ブロックを制御す
    る一の外部信号線とを有する半導体集積回路において、 前記外部信号線と各回路ブロックの外部信号入力端子と
    の間に接続された複数のスイッチを備え、各スイッチは
    前記各回路ブロックの内部信号によって制御されること
    を特徴とする半導体集積回路。
JP59141803A 1984-07-09 1984-07-09 半導体集積回路 Pending JPS6120421A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP59141803A JPS6120421A (ja) 1984-07-09 1984-07-09 半導体集積回路
DE8585108515T DE3584333D1 (de) 1984-07-09 1985-07-09 Integrierte schaltung mit gemeinsamem eingang.
US06/753,091 US4695980A (en) 1984-07-09 1985-07-09 Integrated circuit having a common input terminal
EP85108515A EP0170912B1 (en) 1984-07-09 1985-07-09 Integrated circuit having a common input terminal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59141803A JPS6120421A (ja) 1984-07-09 1984-07-09 半導体集積回路

Publications (1)

Publication Number Publication Date
JPS6120421A true JPS6120421A (ja) 1986-01-29

Family

ID=15300491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59141803A Pending JPS6120421A (ja) 1984-07-09 1984-07-09 半導体集積回路

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US (1) US4695980A (ja)
EP (1) EP0170912B1 (ja)
JP (1) JPS6120421A (ja)
DE (1) DE3584333D1 (ja)

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Also Published As

Publication number Publication date
EP0170912B1 (en) 1991-10-09
DE3584333D1 (de) 1991-11-14
EP0170912A3 (en) 1989-01-25
US4695980A (en) 1987-09-22
EP0170912A2 (en) 1986-02-12

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