JPH0239334A - データ処理装置、計測方法及び制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、所要の事象（イベント）の発生や変化などを
監視するための時間データ取得技術に関し、例えばタイ
マ回路を含むマイクロコンピュータに適用して有効な技
術に関するものである。

〔従来技術〕

従来のマイクロコンピュータに含まれるようなタイマ回
路において、所要イベントの発生や変化などを監視する
ための時間データを取得可能とするため、例えば一定周
波数の基本クロック信号を計数するフリーランニングカ
ウンタや、外部から供給されるイベントパルスの立ち上
がり又は立ち下がり変化に同期して、上記フリーランニ
ングカウンタのそのときの計数データをラッチするキャ
プチャレジスタなどを含む。このキャプチャレジスタに
計数データがラッチされると、タイマはセントラルプロ
セッシングユニットに割込みなどで所要事象の発生や変
化を知らせ、これを受けるセントラルプロセッシングユ
ニットは、そのキャプチャレジスタにラッチされた計数
データを読み込んだりして、当該事象の発生や変化に関
する時間情報を得る。

例えば、連続的な所要２つのインベントの発生に呼応し
てそのイベント間の時間を計測する場合、セントラルプ
ロセツシングユ・ニットは、先に発生するイベントの発
生に応じてキャプチャレジスタにラッチされた計数デー
タを所望のメモリに転送して退避させ、次のイベントの
発生に呼応して更新されるキャプチャレジスタのラッチ
データと。

上記退避させたデータとの差を演算してイベント間の時
間を得る。

尚、タイマ回路を内蔵したデータ処理装置について記載
された文献の例としては特開昭６１−３２２３号公報が
ある。

〔発明が解決しようとする課題〕

しかしながら、上記従来技術では、着目すべき所要事象
の発生に引き続いて次に着目すべき事象が発生する場合
、先の事象の発生に呼応してキャプチャレジスタにラッ
チされた計数データを、次に着目すべき事象が発生して
キャプチャレジスタが更新されるまでの間に退避させて
おくことが必要になる。着目すべき２以上のイベントが
短し１間隔で発生すると、キャプチャレジスタのラッチ
データが更新される前にそのラッチデータを退避する処
理がまにあわなくなる虞がある。これにより、デユーテ
ィ−の比較的小さなパルス幅の測定や比較的狭い間隔で
発生する入力のパルス状変化の測定などに際して、所要
イベントの発生や変化に対する計測可能な時間的測定精
度や、連続して発生するイベントの計測可能な間隔時間
の最小値が、セントラルプロセッシングユニットなどが
キャプチャレジスタをアクセスしてそのラッチデータを
退避させるまでの所要時間に制限され、タイマ回路によ
る時間の測定限界もしくは精度がフリーランニングカウ
ンタの基本クロック信号周期に対して極めて荒いものに
なってしまう。

本発明の目的は、時間情報の測定精度や最小時間の測定
限界を改善することができるタイマ回路を提供すること
にある。

本発明の前記なら−びにそのほかの目的と新規な特徴は
１本明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、計時手段から出力される計時データをイベン
トパルスの変化に基づいてキャプチャレジスタにラッチ
し、このラッチされた計時データを任意に読み出し可能
にされて成るタイマ回路において、キャプチャレジスタ
にラッチされた計時データを受け取ってこれを任意に読
み出し可能にラッチする退避レジスタを設け、この退避
レジスタへのデータラッチタイミングを上記イベントパ
ルスの変化に連動して制御するようにしたものである。

また、系列の異なるイベントパルスに対応して割り当て
られる複数個のキャプチャレジスタに、計時手段から出
力される計時データを、個々のイベントパルスの変化に
基づいて個別的にラッチし、これらラッチされた計時デ
ータを任意に読み出し可能にされて成るタイマ回路にお
いては、所定のキャプチャレジスタを上記退避レジスタ
として兼用可能にするため、第１のキャプチャレジスタ
にラッチされた計時データ又は計時手段から出力される
計時データの内の何れか一方を選択的に第２のキャプチ
ャレジスタに与えるための第１選択手段を設け、この第
１選択手段が第１のキャプチャレジスタにラッチされた
計時データを選択する状態に呼応して、第１及び第２の
キャプチャレジスタのデータラッチタイミングを同一の
イベントパルスに基づいて制御するように２系統のイベ
ントパルスを切換制御可能とするものである。

〔作　用〕

上記した手段によれば、着目すべき所要事象の発生に引
き続いて次に着目すべき事象が発生する場合、先の事象
の発生に呼応するイベントパルスの変化に応じてキャプ
チャレジスタにラッチされた計数データは、次に着目す
べき事象が発生してそのキャプチャレジスタが更新され
るまでの間に。

タイマ回路それ自体のハードウェア構成に依存して斯る
イベントパルスの変化に連動するタイミングで退避レジ
スタにスタックされる。即ち、着目すべき２以上のイベ
ントが短い間隔で発生するようなときに、キャプチャレ
ジスタのラッチデータが更新される前にそのラッチデー
タをセントラルプロセッシングユニットのような外部モ
ジュールがアクセスして退避させるような処理を必要と
せず、キャプチャレジスタや退避レジスタに蓄えられた
データを後から任意に読み出して所定のパルス幅やイベ
ント発生の間隔時間を確実に得ることが可能にする。こ
のことが、デユーティ−の比較的小さなパルス幅の測定
や比較的狭い間隔で発生する入力のパルス状変化の測定
などに際して、所要イベントの発生や変化に対する計測
可能な時間的測定精度や、連続して発生するイベントの
計測可能な間隔時間の最小値を、セントラルプロセッシ
ングユニットなどがキャプチャレジスタをアクセスして
そのラッチデータを退避させるまでの所要時間に制限さ
れないように働き、さらには、タイマ回路による時間の
測定限界もしくは精度が計時手段の基本クロック信号周
期に対して極めて荒いものになってしまう事態を防止し
て、タイマ回路の信頼性向上を達成する。

〔実施例１〕 第３図には本発明に係るタイマ回路を適用したマイクロ
コンピュータが示される。同図に示されるマイクロコン
ピュータは、特に制限されないが、半導体集積回路製造
技術によってシリコン基板のような１個の半導体基板に
形成される このマイクロコンピュータ１は、特に制限されないが、
プログラムに従って内部の実行ユニットなどを制御する
セントラルプロセッシングユニット２、このセントラル
プロセッシングユニット２の動作プログラムなどが格納
されたＲＯＭ　（リード・オンリ・メモリ）３、主にセ
ントラルプロセッシングユニット２の作業領域を提供す
るＲＡＭ（ランダム・アクセス・メモリ）４、シリアル
入出力回路５、パラレル入出力回路６、及び本発明に係
るタイマ回路７などを含み、それらは内部バス８を介し
て相互に接続されている。

上記セントラルプロセッシングユニット２は、特に図示
はしないが１例えば、フェッチすべき命令のアドレスな
どを示すプログラムカウンタ、プログラムの命令を順次
フェッチするインストラクションレジスタ、マイクロプ
ログラムが格納されたマイクロＲＯＭ、インストラクシ
ョンレジスタにフェッチされた命令のアドレス部やマイ
クロ命令のネクストアドレスフィールドの情報に基づい
て上記マイクロＲＯＭをアドレシングするためのアドレ
ス情報などを生成するマイクロアドレスコントローラ、
上、記マイクロＲＯＭから読み出されるマイクロ命令を
デコードして制御信号を生成するマイクロインストラク
ションデコーダ、このマイクロインストラクションデコ
ーダから出力される制御信号などに基づいてその動作が
制御される論理演算ユニットやアキュムレータなどの各
種レジスタによって構成される。

マイクロコンピュータ１には、特に制限されないが、外
部からクロック信号ＣＬＫが供給され、このクロック信
号ＣＬＫを分周回路９で分周して成る動作クロック信号
φ。、φ１がセントラルプロセッシングユニット２など
に供給されてそれらの動作が当該動作クロック信号φ。

、φ□に同期される。

上記タイマ回路７は、特に制限されないが、動作クロッ
ク信号φ。、φ１よりも周波数の高いクロック信号φ２
が供給され、このクロック信号φ２に同期して計時動作
を行う。このタイマ回路７については後で詳細に説明す
るが１例えば、クロック信号φ２に同期した計時動作で
得られる計時データと予めセントラルプロセッシングユ
ニット２から与えられた時間データとを比較して、一致
したときにタイマ信号を出力するコンベア機能と、外部
から供給されるイベントパルスＥＰｏやＥＰ□のような
信号の立ち上がり又は立ち下がりに同期してそのときの
計時データをラッチし、これをセントラルプロセッシン
グユニット２に与えて所要イベントの発生や変化を監視
可能とする時間データ取得機能（キャプチャ機能）とを
実現するものである。

第１図には上記タイマ回路７の一例が示され、特に、キ
ャプチャ機能を実現するための構成が代表的に示される
。

第１図に示されるタイマ回路７は、特に制限されないが
、クロック信号φ２に同期して計時動作を行うためのフ
リーランニングカウンタ１０を備え、このフリーランニ
ングカウンタ１ｏの計時データをラッチ可能な２個のキ
ャプチャレジスタ１１．１２を有する。

キャプチャレジスタ１１．１２には、特に制限されない
が、エツジトリガ型Ｄフリップフロップ回路を所定個数
並列に設けたパラレルイン・パラレルアウト形式のラン
チ回路によって構成される。

これらキャプチャレジスタ１１．１２は、セントラルプ
ロセッシングユニット２により上記内部バス８を介して
任意にリード・ライトアクセス可能にされる。

ここで、タイマ回路７に供給可能とされる系列の異なる
２種類のイベントパルスＥＰ０やＥＰ工は、特に制限さ
れないが、所定事象の発生や変化に応して立ち上がり変
化されたり立ち下がり変化れたりする信号とされ、例え
ば本実施例のマイクロコンピュータ１などによって制御
される外部機器のセンサから出力され、夫々のセンサは
所定事象を検出することによってそれ固有のイベントパ
ルスＥＰｏやＥＰ□をレベル変化させる。

本来上記２個のキャプチャレジスタ１１．１２は、系列
の異なる２種類のイベントパルスＥＰ。

やＥＰ工に対応され、フリーランニングカウンタ１０か
ら出力される計時データ即ち計数データを、個々のイベ
ントパルスＥＰｏやＥＰ工の立ち上がり変化や立ち下が
り変化に基づいて個別的にラッチする。夫々のキャプチ
ャレジスタ１１．１２に対するデータラッチタイミング
は、キャプチャレジスタ用のラッチタイミング制御回路
１３．１４により、個々に供給されるイベントパルスＥ
Ｐｏ。

ＥＰ工の変化に基づいてプログラマブルに制御される。

ラッチタイミング制御回路１３．１４は、個別的に供給
されるイベントパルスＥＰ、、ＥＰ工のエツジを検出す
る機能を有し、所要のエツジを検出すると、キャプチャ
レジスタ１１．１２の制御端子即ちクロック入力端子に
立ち上がりエツジを持つトリガ信号Ｔｇｏ＝Ｔｇ工を与
える。キャプチャレジスタ１１．１２は、トリガ信号Ｔ
　ｇｏｔ　Ｔ　ｇｌの立ち上がりエツジによりデータを
ラッチする。

上記ラッチタイミング制御回路１３．１４において検出
すべきイベントパルスＥＰ、、ＥＰ工のエツジはコント
ロールレジスタ１５の内容に従ってプログラマブルに設
定可能とされ、これにより、イベントパルスＥＰｏ、Ｅ
Ｐ１の立ち上がり変化、立ち下がり変化、又は双方の変
化に同期して、立ち」二がリエッジを持つトリガ信号Ｔ
ｇｏ、Ｔｇ□がキャプチャレジスタ１１．１２に与えら
れる。尚。

コントロールレジスタ１５はセントラルプロセッシング
ユニット２により内部バスを介して任意にリード・ライ
トアクセス可能にされている。

タイマ回路７に関するここまでの説明、即ち１つのイベ
ントパルスに対して１つのキャプチャレジスタを割り当
てるという内容は、通常のタイマ回路におけるキャプチ
ャ機能と基本的に変わるものではないが、本実施例のタ
イマ回路７はさらにその機能に加え、時間情報の測定精
度や最小時間の測定限界を改善するために、上記キャプ
チャレジスタ１２をキャプチャレジスタ１１におけるラ
ッチデータのための退避レジスタとして利用可能な機能
を選択し得るようになっている。

この機能を実現するために、上記キャプチャレジスタ１
１にラッチされた計数データ又はフリーランニングカウ
ンタ１０から出力される計数データの内の何れか一方を
選択的に他方のキャプチャレジスタ１２に与えるための
マルチプレクサ１７が設けられ、更に上記ラッチタイミ
ング制御回路１４に与えられるイベントパルスを上記イ
ベントパルスＥＰｏ、ＥＰ工の内の何れか一方に切換制
御するイベントパルス切換回路１８が設けられる。

上記マルチプレクサ１７とイベントパルス切換回路１８
はコントロールレジスタ１５から出力される選択信号Ｓ
ｅｌによってその動作が制御され、マルチプレクサ１７
が一方のキャプチャレジスタ１１にラッチされた計数デ
ータを選択する状態に呼応して、イベントパルス切換回
路１８はイベントパルスＥＰｏを選択する状態に制御さ
れる。

これにより、タイマ回路７は、キャプチャレジスタ１１
に対するデータラッチタイミングをイベントパルスＥＰ
、の変化に同期させ、且つ、キャプチャレジスタ１２に
対するデータラッチタイミングをイベントパルスＥＰ工
の変化に同期させる第１モードと、直列接続状態のキャ
プチャレジスタ１１．１２に対するデータラッチタイミ
ングをイベントパルスＥＰｏの変化に同期させる第２モ
ードとを選択可能になる。

第１図に示される割込み制御回路１９には上記ラッチタ
イミング制御回路１３．１４から出力されるトリガ信号
Ｔｇｏ＋Ｔｇ１が供給される。この割込み制御回路１９
は、特に制限されないが、コントロールレジスタ１５の
設定状態に従ってタイマ回路７に第１モードが設定され
ている場合には、トリガ信号Ｔ　ｇｏ、Ｔ　ｇｌの状態
と予めコントロールレジスタ１５に設定された条件とを
比較し、それが一致したときにセントラルプロセッシン
グユニット２に割込み信号ＩＲＱｉ、ＩＲＱｊを与える
。この割込み信号ＩＲＱｉ、ＩＲＱｊは、イベントパル
スＥＰ０．ＥＰ工に割り当てられている事象の発生を夫
々個別的にセントラルプロセッシングユニット２に知ら
せる意味を持つ。また、割込み制御回路１９は、特に制
限されないが、コントロールレジスタ１５の設定状態に
従ってタイマ回路７に第２モードが設定されている場合
には、トリガ信号Ｔ　ｇｏｔ　Ｔ　ｇ工の状態と予めコ
ントロールレジスタ１５に設定された条件とを比較し、
それが一致したときにセントラルプロセッシングユニッ
ト２に割込み信号ＩＲＱｋを与える。この割込み信号Ｉ
ＲＱｋは、イベントパルスＥＰ０に割り当てられている
事象の発生をセントラルプロセッシ、ングユニット２に
知らせる意味を持つ。

次に上記実施例の動作の一例を第２図に基づいて説明す
る。

以下の動作説明では、第１番目のイベントの発生により
立ち上がり、第２番目のイベントの発生により立ち下が
るようなイベントパルスＥＰ、の幅を測定する場合に、
上記第２モードを設定した場合を一例とする。

コントロールレジスタ１５に第２モードが設定されると
、マルチプレクサ１７はキャプチャレジスタ１１のラッ
チデータを選択して出力する状態に制御されると供に、
イベントパルス切換回路１８はイベントパルスＥｐＯを
ラッチタイミング制御回路１４に供給可能とする状態に
制御される。

斯るイベントパルスＥＰ、の幅を測定する場合、ラッチ
タイミング制御回路１３は、イベントパルスＥＰ、の立
ち上がり及び立ち下がりの双方の変化を検出することに
より立ち上がりエツジを持つトリガ信号Ｔ　ｇ　ａをキ
ャプチャレジスタ１１に与えるようにコントロールレジ
スタ１５を介してその動作が初期設定される。また、ラ
ッチタイミング制御回路１４は、イベントパルスＥＰ、
の立ち下がり変化を検出することによって立ち上がりエ
ツジを持つトリガ信号Ｔｇ工をキャプチャレジスタ１２
に与えるように初期設定される。割込み制御回路１９は
、双方のトリガ信号Ｔ　ｇｏｔ　Ｔ　ＩＥｌが合計して
３回立ち上がりエツジ変化される毎に割込み信号ＩＲＱ
ｋをアサートするように初期設定される。

このようにしてタイマ回路７に第２モードが設定された
後、時刻ｔ０にイベントパルスＥＰ、が立ち上がり変化
されると、ラッチタイミング制御回路１３がこれを検出
することにより、時刻ｔ□にトリガ信号Ｔｇａが立ち上
がりエツジ変化される。

これにより、キャプチャレジスタ１１はそのときのフリ
ーランニングカウンタ１０の計数データＤｎをラッチす
る。

続いて時刻Ｌ２にイベントパルスＥＰ、が立ち下がり変
化されると、ラッチタイミング制御回路１３．１４がこ
れを検出することにより、時刻ｔ。

にトリガ信号Ｔ　ｇａｙ　Ｔ　ｇ□を立ち上がりエツジ
変化させる。これにより、キャプチャレジスタ１１はそ
のときのフリーランニングカウンタ１０の計数データＤ
ｒをラッチする。キャプチャレジスタ１１がその計数デ
ータＤｒをラッチするときには、その前のイベント発生
時間に対応する計数データＤｎは既にマルチプレクサ１
７を介してキャプチャレジスタ１１からキャプチャレジ
スタ１２に退避されている。

このようにしてキャプチャレジスタ１１．１２に所要の
計数データＤｒ、Ｄｎがラッチされると。

割込み信号ＩＲＱｋがアサートされることにより、セン
トラルプロセッシングユニット２は、それらキャプチャ
レジスタ１１．１２のラッチデータをリード・アクセス
し、読み込んだ計数データＤｒと計数データＤｎの差を
算出してそのイベントパルスＥＰの幅に応する情報を得
る。

このようなイベントパルスＥＰ、の幅を測定する動作を
第１モードで処理する場合には、イベントパルスＥＰ、
の立ち上がり変化に同期してキャプチャレジスタ１１に
計数データＤｎがラッチされると、セントラルプロセッ
シングユニット２は、次のイベント発生に呼応してイベ
ントパルスＥＰ。が立ち下がり変化されてキャプチャレ
ジスタ１１のラッチデータＤｎがデータＤｒに更新され
るまでに、当該計数データＤｎをＲＡＭ４の所定領域な
どに退避させなければならない。

上記実施例によれば以下の作用効果を得るものである。

（１）着目すべき所要事象の発生に引き続いて次に着目
すべき事象が発生する場合、先の事象の発生に呼応する
イベントパルスＥＰ０の変化に応じてキャプチャレジス
タ１１にラッチされた計数データは、後の事象の発生に
呼応するイベントパルスＥＰ、の変化によって更新され
る前にマルチプレクサ１７を介して他のキャプチャレジ
スタ１２に退避されるから１着目すべき２以上のイベン
トが短い間隔で発生するようなときに、キャプチャレジ
スタ１１のラッチデータが更新される前にそのラッチデ
ータをセントラルプロセッシングユニット２がアクセス
してＲＡＭ４などに退避させるような処理を必要とせず
、後からキャプチャレジスタ１１．１２に蓄えられたデ
ータを任意に読み出して所定のパルス幅もしくはイベン
ト間隔時間の情報を確実に得ることができる。したがっ
て−デユーティ−の比較的小さなパルス幅の測定や比較
的狭い間隔で発生する入力のパルス状変化の測定などに
際して、所要イベントの発生や変化に対する計測可能な
時間的測定精度や、連続して発生するイベントの計測可
能な間隔時間の最小値を、セントラルプロセッシングユ
ニット２がキャプチャレジスタ１１又は１２をアクセス
してそのラッチデータを退避させるまでの所要時間に制
限されないようにすることができ、さらにはタイマ回路
７における時間の測定限界もしくは精度がフリーランニ
ングカウンタの基本クロック信号周期に対して極めて荒
いものになってしまう事態を防止することができ、これ
によって、タイマ回路の信頼性向上を達成する。

（２）１つのイベントパルスに対して１つのキャプチャ
レジスタを割り当てて実現される第１キャプチャ機能に
加え、時間情報の測定精度や最小時間の測定限界を改善
するために、他方のキャプチャレジスタ１２を一方のキ
ャプチャレジスタ１１におけるラッチデータのための退
避レジスタとして利用する第２キャプチャ機能を選択的
に実現することができるという汎用性がある。

（３）個々のキャプチャレジスタに対するデータラッチ
タイミングは、ラッチタイミング制御回路によりイベン
トパルスの変化に基づいてプログラマブルに設定可能と
されるから、イベントパルスのどのような変化に対応し
ても自在に所要の計数データを取得することができる。

〔実施例２〕 第４図には本発明に係るタイマ回路の他の実施例が示さ
れる。

第４図に示されるタイマ回路２０も第３図に示されるマ
イクロコンピュータ１に内蔵されるが、第１図に示され
るタイマ回路７とはキャプチャ機能が相違される。即ち
、キャプチャレジスタ１１にラッチされた計数データを
退避させる退避レジスタ２１を専用に持ち、双方のレジ
スタ１１，２１によってイベントパルスＥＰ０に対する
キャプチャ機能を実現する専用構造とされる。尚、第４
図において第１図と同一の回路ブロックには同一符号を
付してその詳細な説明を省略する。

第４図に示される構成のタイマ２０においても、例えば
上記実施例同様に第１番目のイベントの発生により立ち
上がり、第２番目のイベントの発生により立ち下がるよ
うなイベントパルスＥＰ、の幅を測定する場合、ラッチ
タイミング制御回路１３は、イベントパルスＥＰ、の立
ち上がり立ち下がり変化の双方を検出することにより立
ち上がりエツジを持つトリガ信号Ｔｇｏをキャプチャレ
ジスタ１１に与えるようにコントロールレジスタ１５を
介してその動作が初期設定される。また、ラッチタイミ
ング制御回路１４は、イベントパルスＥＰ、の立ち下が
り変化を検出することによって立ち上がりエツジを持つ
トリガ信号Ｔｇｘを退避レジスタ２１に与えるように初
期設定される。割込み制御回路１９は、双方のトリガ信
号Ｔ　ｇ　ｏ　ｅＴ　ｇ　、が合計３回立ち上がりエツ
ジ変化される毎に割込み信号ＩＲＱｋをアサートするよ
うに初期設定される。この状態でイベントパルスＥＰ、
が立ち上がり変化されると、ラッチタイミング制御回路
１３から出力されるトリガ信号Ｔ　ｇ　ｏが立ち上がり
エツジ変化されることにより、キャプチャレジスタ１１
はそのときのフリーランニングカウンタ１０の計数デー
タをラッチする。

続いてイベントパルスＥＰ、が立ち下がり変化されると
、ラッチタイミング制御回路１３．１４がこれを検出す
ることにより、トリガ信号Ｔ　ｇ　ｏ　ｒＴｇｏを立ち
上がりエツジ変化させる。これにより、キャプチャレジ
スタ１１はそのときのフリーランニングカウンタ１０の
計数データをラッチする。キャプチャレジスタ１１のラ
ッチデータがその計数データによって更新されるとき、
その前のイベント発生時間に対応する計数データは既に
退避レジスタ２１に退避されている。

したがって、実施例１と同様に、デユーティ−の比較的
小さなパルス幅の測定や比較的狭い間隔で発生する入力
のパルス状変化の測定などに際して、所要イベントの発
生や変化に対する計測可能な時間的測定精度や、連続し
て発生するイベントの計測可能な間隔時間の最小値を、
セントラルブロセッシングユニット２がキャプチャレジ
スタ１１をアクセスしてそのラッチデータを退避させる
までの所要時間に制限されないようにすることができ、
タイマ回路の信頼性を向上させることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

例えば、実施例１ではマルチプレクサ１７やイベントパ
ルス切換回路１８によりキャプチャレジスタを２段直列
的に接続してその後段を退避レジスタに利用する構成と
したが、さらにそのキャプチャレジスタの直列段数を増
やし得るようにマルチプレクサやイベントパルス切換回
路を増設してもよい６実施例２で説明した構成において
も退避レジスタを複数段直列接続してもよい。尚、退避
レジスタを直列接続する場合、さらには直列接続状態が
選択されたキャプチャレジスタを退避レジスタとして利
用する場合、夫々のレジスタは任意にセントラルプロセ
ッシングユニットによりアクセス可能にされ、また、同
一系列のイベントパルスに割り当てられることが必要に
なり、これによりセントラルプロセッシングユニットは
所望のレジスタをランダムにアクセスして必要な演算デ
ータを自在に読み込んで所要イベントの発生や変化を監
視することができる。

また、上記実施例ではキャプチャレジスタや退避レジス
タのラッチデータが更新されたことを割込みによってセ
ントラルプロセッシングユニットに与えるようにしたが
、その他適宜の手段に変更することができる。

以上本発明者によってなされた発明をその背景となった
利用分野であるマイクロコンピュータに適用した場合に
ついて説明したが、本発明はそれに限定されるものでは
なく、ユニバーサルパルスプロセッサやタイマ回路それ
自体、さらにはサーボコントローラなどにも広く適用す
ることができる。本発明はパルス幅などによって所要事
象の間隔やパルス幅を測定する条件のものに適用するこ
とができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、キャプチャレジスタにラッチされた計時デー
タを受け取ってこれを任意に読み出し可能にラッチする
退避レジスタを設け、この退避レジスタへのデータラン
チタイミングをイベントパルスの変化に連動して制御す
るようにしたものであるから、イベントの発生毎にキャ
プチャレジスタの内容をセントラルプロセッシングユニ
ットなどがその都度退避させる処理が不要になる。した
がって、デユーティ−の比較的小さなパルス幅の測定や
比較的狭い間隔で発生する入力のパルス状変化の測定な
どに際して、所要イベントの発生や変化に対する計測可
能な時間的測定精度や、連続して発生するイベントの計
測可能な間隔時間の最小値を、セントラルプロセッシン
グユニットがキャプチャレジスタをアクセスしてそのラ
ッチデータを退避させるまでの所要時間に制限されない
ようにすることができ、さらにはタイマ回路における時
間の測定限界もしくは精度がフリーランニングカウンタ
の基本クロック信号周期に対して極めて荒いものになっ
てしまう事態を防止することが可能になり、これによっ
てタイマ回路の信頼性を向上させることができるという
効果がある。

また、−のキャプチャレジスタにラッチされた計時デー
タ又は計時手段から出力される計時データの内の何れか
一方を選択的に他のキャプチャレジスタに与えるための
選択手段を設け、この選択手段が−のキャプチャレジス
タにラッチされた計時データを選択する状態に呼応して
、双方のキャプチャレジスタのデータラッチタイミング
を同一のイベントパルスに基づいて制御するように２系
統のイベントパルスを切換制御可能とすることにより、
１つのイベントパルスに対して１つのキャプチャレジス
タを割り当てて実現されるキャプチャ機能に加え、時間
情報の測定精度や最小時間のｉ！Ｉ’ｌ定限界を改善す
るために、他方のキャプチャレジスタを一方のキャプチ
ャレジスタにおけるラッチデータのための退避レジスタ
として利用するキャプチャ機能を選択的に実現すること
ができるという汎用性をタイマ回路に得ることができる
。

【図面の簡単な説明】

第１図は本発明に係るタイマ回路の一実施例を示すブロ
ック図。 第２図は第１図に示されるタイマ回路の動作の一例を示
すタイミングチャート、 第３図は本発明に係るタイマ回路を適用したマイクロコ
ンピュータのブロック図、 第４図は本発明に係るタイマ回路の他の実施例を示すブ
ロック図である。 １・・・マイクロコンピュータ、２・・セントラルプロ
セッシングユニット、３・・・ＲＯＭ、４・・・ＲＡＭ
、７・・・タイマ回路、１０・・・フリーランニングカ
ウンタ、１１．１２・・・キャプチャレジスタ、１３，
１４・・・ラッチタイミング制御回路、１５・・・コン
トロールレジスタ、１７・・・マルチプレクサ、１８・
・・イベントパルス切換回路、１９・・・割込み制御回
路。 ２０・・・タイマ回路、２１・・・退避レジスタ、ＥＰ
ｏ。 ＥＰ□・・・イベントパルス、ＴｇｏｒＴｇ、・・・ト
リガ信号。 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、計時手段から出力される計時データをイベントパル
   スの変化に基づいてキャプチャレジスタにラッチし、こ
   のラッチされた計時データを任意に読み出し可能にされ
   て成るタイマ回路において、キャプチャレジスタにラッ
   チされた計時データを受け取ってこれを任意に読み出し
   可能にラッチする退避レジスタと、上記キャプチャレジ
   スタに対するデータラッチタイミングをイベントパルス
   の変化に基づいてプログラマブルに制御するキャプチャ
   レジスタ用ラッチタイミング制御手段と、上記退避レジ
   スタに対するデータラッチタイミングを上記キャプチャ
   レジスタ用ラッチタイミング制御手段に供給されるイベ
   ントパルスの変化に基づいてプログラマブルに制御する
   退避レジスタ用ラッチタイミング制御手段とを設けて成
   るものであることを特徴とするタイマ回路。 ２、系列の異なるイベントパルスに対応して割り当てら
   れる複数個のキャプチャレジスタに、計時手段から出力
   される計時データを、個々のイベントパルスの変化に基
   づいて個別的にラッチし、これらラッチされた計時デー
   タを任意に読み出し可能にされて成るタイマ回路におい
   て、夫々のキャプチャレジスタに対するデータラッチタ
   イミングを個々に供給されるイベントパルスの変化に基
   づいてプログラマブルに制御するキャプチャレジスタ用
   ラッチタイミング制御手段と、第１のキャプチャレジス
   タにラッチされた計時データ又は計時手段から出力され
   る計時データの内の何れか一方を選択的に第２のキャプ
   チャレジスタに与えるための第１選択手段と、この第１
   選択手段が第１のキャプチャレジスタにラッチされた計
   時データを選択する状態に呼応して、第１のキャプチャ
   レジスタ用ラッチタイミング制御手段に与えられるイベ
   ントパルスを第２のキャプチャレジスタ用ラッチタイミ
   ング制御手段に与え得る状態を選択可能な第２選択手段
   とを備えて成るものであることを特徴とするタイマ回路
   。 ３、上記第２のキャプチャレジスタにラッチされた計時
   データ又は計時手段から出力される計時データの内の何
   れか一方を選択的に第３のキャプチャレジスタに与える
   ための第３選択手段と、この第３選択手段が第２のキャ
   プチャレジスタにラッチされた計時データを選択すると
   供に、上記第１選択手段が第１のキャプチャレジスタに
   ラッチされた計時データを選択する状態に呼応して、第
   １のキャプチャレジスタ用ラッチタイミング制御手段に
   与えられるイベントパルスを第３のキャプチャレジスタ
   用ラッチタイミング制御手段に与え得る状態を選択可能
   な第４選択手段とを設けて成るものであることを特徴と
   する特許請求の範囲第２項記載のタイマ回路。