JPH06302181A - 先読み方式のｆｉｆｏ記憶装置 - Google Patents
先読み方式のｆｉｆｏ記憶装置Info
- Publication number
- JPH06302181A JPH06302181A JP5087200A JP8720093A JPH06302181A JP H06302181 A JPH06302181 A JP H06302181A JP 5087200 A JP5087200 A JP 5087200A JP 8720093 A JP8720093 A JP 8720093A JP H06302181 A JPH06302181 A JP H06302181A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 データを読み取るＣＰＵ側の負担を軽減でき
るＦＩＦＯ記憶装置。 【構成】 本発明のＦＩＦＯ記憶装置は、メモリアレイ
１２から読み出すべきデータがエンプティになったと
き、エンプティフラグ発生回路１４がエンプティフラグ
を発生した後、メモリアレイ１２に書き込むべきデータ
が入力ステージ１１を介して与えられると、入力ステー
ジは最初のデータをバス１９を介して出力ステージ１３
に直接格納する。入力ステージは、最初のデータに後続
するデータを順次メモリアレイ１２に書き込むので、エ
ンプティフラグは下ろされる。読み取りのためＣＰＵ３
０が出力ステージにアクセスしたとき出力ステージには
有効な最初のデータが格納されているので、ＣＰＵ３０
はダミーリードを必要せず、有効なデータを直ちに読み
取ることができる。
るＦＩＦＯ記憶装置。 【構成】 本発明のＦＩＦＯ記憶装置は、メモリアレイ
１２から読み出すべきデータがエンプティになったと
き、エンプティフラグ発生回路１４がエンプティフラグ
を発生した後、メモリアレイ１２に書き込むべきデータ
が入力ステージ１１を介して与えられると、入力ステー
ジは最初のデータをバス１９を介して出力ステージ１３
に直接格納する。入力ステージは、最初のデータに後続
するデータを順次メモリアレイ１２に書き込むので、エ
ンプティフラグは下ろされる。読み取りのためＣＰＵ３
０が出力ステージにアクセスしたとき出力ステージには
有効な最初のデータが格納されているので、ＣＰＵ３０
はダミーリードを必要せず、有効なデータを直ちに読み
取ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、入力ステージを介して
内蔵メモリにデータが書き込まれ、出力ステージを介し
て、内蔵メモリのデータが先読み方式で読み出されるＦ
ＩＦＯ記憶装置に関する。
内蔵メモリにデータが書き込まれ、出力ステージを介し
て、内蔵メモリのデータが先読み方式で読み出されるＦ
ＩＦＯ記憶装置に関する。
【０００２】
【従来の技術】従来より、この種のＦＩＦＯ記憶装置に
おいては読み出し速度を速くするために、読み出しクロ
ックに従って、事前に次回の読み出しクロックで読み出
すべきデータを内蔵メモリより読み出して、出力ステー
ジに該当する内部レジスタに蓄えておき、読み出しクロ
ックに従って内部レジスタの内容を出力させるという先
読み方式がとられている。この方式により、読み出し速
度を速くすることは可能であるが、全てのデータを読み
出してしまった状態、すなわちエンプティになった後の
読み出し時にダミーデータが発生するという問題があ
る。
おいては読み出し速度を速くするために、読み出しクロ
ックに従って、事前に次回の読み出しクロックで読み出
すべきデータを内蔵メモリより読み出して、出力ステー
ジに該当する内部レジスタに蓄えておき、読み出しクロ
ックに従って内部レジスタの内容を出力させるという先
読み方式がとられている。この方式により、読み出し速
度を速くすることは可能であるが、全てのデータを読み
出してしまった状態、すなわちエンプティになった後の
読み出し時にダミーデータが発生するという問題があ
る。
【０００３】換言すれば、内蔵メモリはエンプティであ
り、内部レジスタの有効データも読み取られた後に、新
たに内蔵メモリにデータが書き込まれた場合、内部レジ
スタには、既に読み出された古いデータが保持されてい
る。したがって、内蔵メモリがエンプティになったとき
は、内部レジスタの最後の有効データを１度読み出し、
内蔵メモリがエンプティになった後、再度内蔵メモリに
データが書き込まれたときは、内蔵メモリのデータの読
み取りを１度無効にしなければならない。
り、内部レジスタの有効データも読み取られた後に、新
たに内蔵メモリにデータが書き込まれた場合、内部レジ
スタには、既に読み出された古いデータが保持されてい
る。したがって、内蔵メモリがエンプティになったとき
は、内部レジスタの最後の有効データを１度読み出し、
内蔵メモリがエンプティになった後、再度内蔵メモリに
データが書き込まれたときは、内蔵メモリのデータの読
み取りを１度無効にしなければならない。
【０００４】従来例として図２で示されるようなＦＩＦ
Ｏ記憶装置４０がある。メモリアレイ４２がエンプティ
になると、エンプティフラグ発生回路４４がエンプティ
フラグを発生するが、出力ステージ４３に最後の有効デ
ータが残っているのでＣＰＵ３０は、これを１度読み取
る。また、ＣＰＵ２０により入力ステージ４１を介して
メモリアレイ４２に新たにデータが書き込まれると、エ
ンプティフラグは下げられ、ＣＰＵ３０は出力ステージ
４３からデータを読み出すが、出力ステージに残ってい
るのは既に読み取り済みのデータであるので、最初の読
み取りは無効としなければならない。
Ｏ記憶装置４０がある。メモリアレイ４２がエンプティ
になると、エンプティフラグ発生回路４４がエンプティ
フラグを発生するが、出力ステージ４３に最後の有効デ
ータが残っているのでＣＰＵ３０は、これを１度読み取
る。また、ＣＰＵ２０により入力ステージ４１を介して
メモリアレイ４２に新たにデータが書き込まれると、エ
ンプティフラグは下げられ、ＣＰＵ３０は出力ステージ
４３からデータを読み出すが、出力ステージに残ってい
るのは既に読み取り済みのデータであるので、最初の読
み取りは無効としなければならない。
【０００５】
【発明が解決しようとする課題】従来、先読み方式のＦ
ＩＦＯ記憶装置においては、エンプティフラグが発生し
た後の次回の読み取り時には、１回分ダミーデータが発
生している。したがって、読み取りを行なうＣＰＵ側で
は、ダミーデータであるかバリッドデータであるかをエ
ンプティフラグの発生から判断し、しかもデータ読み取
りの際ダミーデータである場合には１回分ダミーリード
が必要であり、動作が複雑となり読み取りを行なうＣＰ
Ｕ側の負担となっている。本発明は上記問題点に鑑み、
データを読み取るＣＰＵ側の負担を軽減できるＦＩＦＯ
記憶装置を提供することを目的とする。
ＩＦＯ記憶装置においては、エンプティフラグが発生し
た後の次回の読み取り時には、１回分ダミーデータが発
生している。したがって、読み取りを行なうＣＰＵ側で
は、ダミーデータであるかバリッドデータであるかをエ
ンプティフラグの発生から判断し、しかもデータ読み取
りの際ダミーデータである場合には１回分ダミーリード
が必要であり、動作が複雑となり読み取りを行なうＣＰ
Ｕ側の負担となっている。本発明は上記問題点に鑑み、
データを読み取るＣＰＵ側の負担を軽減できるＦＩＦＯ
記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のＦＩＦＯ記憶装
置は、入力ステージを介して内蔵メモリにデータが書き
込まれ、出力ステージを介して内蔵メモリのデータが先
読み方式で読み出され、内蔵メモリから読み出すべきデ
ータがエンプティになったとき、エンプティフラグ発生
回路がエンプティフラグを立て、内蔵メモリに読み出す
べきデータが書き込まれたとき、エンプティフラグを下
げるＦＩＦＯ記憶装置であって、エンプティな内蔵メモ
リに書き込まれるデータが入力ステージから出力される
際に、最初に出力されるデータは出力ステージに直接書
き込ませ、次のデータからは内蔵メモリに順次書き込ま
せるデータ書込制御回路を有する。
置は、入力ステージを介して内蔵メモリにデータが書き
込まれ、出力ステージを介して内蔵メモリのデータが先
読み方式で読み出され、内蔵メモリから読み出すべきデ
ータがエンプティになったとき、エンプティフラグ発生
回路がエンプティフラグを立て、内蔵メモリに読み出す
べきデータが書き込まれたとき、エンプティフラグを下
げるＦＩＦＯ記憶装置であって、エンプティな内蔵メモ
リに書き込まれるデータが入力ステージから出力される
際に、最初に出力されるデータは出力ステージに直接書
き込ませ、次のデータからは内蔵メモリに順次書き込ま
せるデータ書込制御回路を有する。
【０００７】
【作用】内蔵メモリから読み出すべきデータがエンプテ
ィになると、エンプティフラグ発生回路はエンプティフ
ラグを立てる。しかし、読み取りを行なうＣＰＵは出力
ステージに最後の有効データが残っているので、それを
読み取る。
ィになると、エンプティフラグ発生回路はエンプティフ
ラグを立てる。しかし、読み取りを行なうＣＰＵは出力
ステージに最後の有効データが残っているので、それを
読み取る。
【０００８】一方、内蔵メモリがエンプティなときに、
内蔵メモリに書き込むべきデータを入力ステージが受け
取ると、入力ステージは最初のデータを出力ステージに
格納し、次のデータからは内蔵メモリに書き込む。内蔵
メモリにデータが書き込まれたときにエンプティフラグ
が下ろされるので、読み取り側ＣＰＵは出力ステージを
読み取る。出力ステージには最初の有効なデータが書き
込まれているので読み取り側ＣＰＵは、ダミーリードを
行なう必要はなく直ちに有効データを読み取ることがで
きる。
内蔵メモリに書き込むべきデータを入力ステージが受け
取ると、入力ステージは最初のデータを出力ステージに
格納し、次のデータからは内蔵メモリに書き込む。内蔵
メモリにデータが書き込まれたときにエンプティフラグ
が下ろされるので、読み取り側ＣＰＵは出力ステージを
読み取る。出力ステージには最初の有効なデータが書き
込まれているので読み取り側ＣＰＵは、ダミーリードを
行なう必要はなく直ちに有効データを読み取ることがで
きる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の先読み方式のＦＩＦＯ記憶
装置の一実施例を示すブロック図である。本実施例はＦ
ＩＦＯ記憶装置１０と、ＣＰＵ２０，３０とから構成さ
れている。入力ステージ１１はＣＰＵ２０からのデータ
をバス１５を介して受け取り、最初のデータはバス１９
を介して直接出力ステージ１３に書き込み、以降のデー
タはバス１６を介してメモリアレイ１２に書き込む。一
方、ＣＰＵ３０はエンプティフラグが立っていない限
り、必要があるときに出力ステージ１３に読み出し命令
を出力し、出力ステージ１３のデータを読み取るととも
に、メモリアレイ１２に格納されたデータをバス１７を
介しＦＩＦＯ動作にしたがって順次出力ステージに移動
させ、出力ステージ１３からバス１８を介して読み出
す。
て説明する。図１は本発明の先読み方式のＦＩＦＯ記憶
装置の一実施例を示すブロック図である。本実施例はＦ
ＩＦＯ記憶装置１０と、ＣＰＵ２０，３０とから構成さ
れている。入力ステージ１１はＣＰＵ２０からのデータ
をバス１５を介して受け取り、最初のデータはバス１９
を介して直接出力ステージ１３に書き込み、以降のデー
タはバス１６を介してメモリアレイ１２に書き込む。一
方、ＣＰＵ３０はエンプティフラグが立っていない限
り、必要があるときに出力ステージ１３に読み出し命令
を出力し、出力ステージ１３のデータを読み取るととも
に、メモリアレイ１２に格納されたデータをバス１７を
介しＦＩＦＯ動作にしたがって順次出力ステージに移動
させ、出力ステージ１３からバス１８を介して読み出
す。
【００１０】エンプティフラグ発生回路１４は、メモリ
アレイ１２のデータが全て出力され（ライトポインタお
よびリードポインタ（不図示）が一致）、メモリアレイ
１２がエンプティになるとエンプティフラグを立てる。
ＣＰＵ３０はデータ読み出し中にエンプティフラグが立
てられたときは、最後の有効データが出力ステージに残
っているので、このデータを読み取る。最後の有効デー
タを出力ステージ１３から読み取った後、ＣＰＵ３０は
エンプティフラグが立っていると、ＦＩＦＯ記憶装置内
には読むべきデータがないものと看做して、出力ステー
ジ１３にアクセスしない。
アレイ１２のデータが全て出力され（ライトポインタお
よびリードポインタ（不図示）が一致）、メモリアレイ
１２がエンプティになるとエンプティフラグを立てる。
ＣＰＵ３０はデータ読み出し中にエンプティフラグが立
てられたときは、最後の有効データが出力ステージに残
っているので、このデータを読み取る。最後の有効デー
タを出力ステージ１３から読み取った後、ＣＰＵ３０は
エンプティフラグが立っていると、ＦＩＦＯ記憶装置内
には読むべきデータがないものと看做して、出力ステー
ジ１３にアクセスしない。
【００１１】メモリアレイ１２がエンプティになった
後、ＣＰＵ２０からバス１５を介してメモリアレイ１２
に書き込むべきデータを入力ステージ１１が受けると、
入力ステージ１１は最初のデータをバス１９を介して出
力ステージ１３に書き込む。メモリアレイ１２にはデー
タが書き込まれていないので、エンプティフラグは立て
られたままである。入力ステージ１１は最初のデータに
続く次のデータをバス１６を介して順次メモリアレイ１
２に書き込む。メモリアレイ１２にデータが書き込まれ
ると、エンプティフラグ発生回路１４は、エンプティフ
ラグを下ろす。エンプティフラグが下ろされた後、ＣＰ
Ｕ３０はメモリアレイ１２に読み取るべきデータがある
ことを検出し、適宜に出力ステージ１３のデータを読み
取るとともに、メモリアレイ１２に格納されたデータを
バス１７および出力ステージ１３を介して読み取る。こ
の読み取りはＦＩＦＯ動作に従ってなされる。
後、ＣＰＵ２０からバス１５を介してメモリアレイ１２
に書き込むべきデータを入力ステージ１１が受けると、
入力ステージ１１は最初のデータをバス１９を介して出
力ステージ１３に書き込む。メモリアレイ１２にはデー
タが書き込まれていないので、エンプティフラグは立て
られたままである。入力ステージ１１は最初のデータに
続く次のデータをバス１６を介して順次メモリアレイ１
２に書き込む。メモリアレイ１２にデータが書き込まれ
ると、エンプティフラグ発生回路１４は、エンプティフ
ラグを下ろす。エンプティフラグが下ろされた後、ＣＰ
Ｕ３０はメモリアレイ１２に読み取るべきデータがある
ことを検出し、適宜に出力ステージ１３のデータを読み
取るとともに、メモリアレイ１２に格納されたデータを
バス１７および出力ステージ１３を介して読み取る。こ
の読み取りはＦＩＦＯ動作に従ってなされる。
【００１２】したがって、ＣＰＵ３０は、エンプティフ
ラグ発生回路がエンプティフラグを下ろしたときは、ダ
ミーリードを行なうことなく、直ちに有効データを読み
取ることができ、ＣＰＵ回路設計の負担を大幅に減少さ
せることが可能となった。
ラグ発生回路がエンプティフラグを下ろしたときは、ダ
ミーリードを行なうことなく、直ちに有効データを読み
取ることができ、ＣＰＵ回路設計の負担を大幅に減少さ
せることが可能となった。
【００１３】
【発明の効果】以上説明したように本発明によれば、先
読み方式のＦＩＦＯ記憶装置においてＣＰＵが処理しな
ければならないダミーデータの発生がなくなり、ＣＰＵ
側からのダミーリードの必要がなくなった。これによ
り、ＣＰＵ回路設計の負担を大幅に減少させることを可
能とした。
読み方式のＦＩＦＯ記憶装置においてＣＰＵが処理しな
ければならないダミーデータの発生がなくなり、ＣＰＵ
側からのダミーリードの必要がなくなった。これによ
り、ＣＰＵ回路設計の負担を大幅に減少させることを可
能とした。
【図１】本発明のＦＩＦＯ記憶装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来例を示すブロック図である。
１０ ＦＩＦＯ記憶装置 １１ 入力ステージ １２ メモリアレイ １３ 出力ステージ １４ エンプティフラグ発生回路 １５〜１９ バス ２０，３０ ＣＰＵ
Claims (1)
- 【請求項１】 入力ステージを介して内蔵メモリにデー
タが書き込まれ、出力ステージを介して内蔵メモリのデ
ータが先読み方式で読み出され、内蔵メモリから読み出
すべきデータがエンプティになったとき、エンプティフ
ラグ発生回路がエンプティフラグを立て、内蔵メモリに
読み出すべきデータが書き込まれたとき、エンプティフ
ラグを下げるＦＩＦＯ記憶装置において、 エンプティな内蔵メモリに書き込まれるデータが入力ス
テージから出力される際に、最初に出力されるデータは
出力ステージに直接書き込ませ、次のデータからは内蔵
メモリに順次書き込ませるデータ書込制御回路を有する
ことを特徴とするＦＩＦＯ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5087200A JPH06302181A (ja) | 1993-04-14 | 1993-04-14 | 先読み方式のｆｉｆｏ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5087200A JPH06302181A (ja) | 1993-04-14 | 1993-04-14 | 先読み方式のｆｉｆｏ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302181A true JPH06302181A (ja) | 1994-10-28 |
Family
ID=13908337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5087200A Pending JPH06302181A (ja) | 1993-04-14 | 1993-04-14 | 先読み方式のｆｉｆｏ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097003A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | データ制御装置、データ制御方法およびデータ制御プログラム |
-
1993
- 1993-04-14 JP JP5087200A patent/JPH06302181A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097003A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | データ制御装置、データ制御方法およびデータ制御プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000725 |