JPH024011A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
- Publication number
- JPH024011A JPH024011A JP63154419A JP15441988A JPH024011A JP H024011 A JPH024011 A JP H024011A JP 63154419 A JP63154419 A JP 63154419A JP 15441988 A JP15441988 A JP 15441988A JP H024011 A JPH024011 A JP H024011A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transistor
- transistors
- input terminal
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 230000002411 adverse Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログスイッチ回路に関し、特に０ＭＯ８構
造を持つアナログスイッチ回路に関する。
造を持つアナログスイッチ回路に関する。
従来、モノリシック集積回路上に形成されアナログ信号
のマルチプレクサ等に使用されるアナログスイッチ回路
は、アナログ信号の入力電圧範囲を広くとれる様に、０
ＭＯ８構造を用いている。
のマルチプレクサ等に使用されるアナログスイッチ回路
は、アナログ信号の入力電圧範囲を広くとれる様に、０
ＭＯ８構造を用いている。
従来のアナログスイッチ回路をマルチプレクサに適用し
たときの一例を第３図に示す。
たときの一例を第３図に示す。
この回路は、入力端子ＴＡ−Ｔ、と出力端子Ｔ。
との間に、それぞれＰ型及びＮ型のトランジスタＱ１＋
＋ Ｑ１２を並列接続しこれらトランジスタＱ目。
＋ Ｑ１２を並列接続しこれらトランジスタＱ目。
Ｑｌｚのゲート電極にデコーダ２からの制御信号ΦＡ〜
ψＭとその反転信号とを入力して順次オン・オフするア
ナログスイッチ回路１０Ａ〜１０Ｍを設けた構成となっ
ている。
ψＭとその反転信号とを入力して順次オン・オフするア
ナログスイッチ回路１０Ａ〜１０Ｍを設けた構成となっ
ている。
これらアナログスイッチ回路１０Ａ〜ＩＯＨの断面構造
を第４図に示す。
を第４図に示す。
第４図において、Ｐ 型の半導体基板１１内にＮ 型の
Ｎウェル１２が設けられ、このＮウェル１２内にＰ型の
トランジスタＱｌ＋が構成され、半導体基板１１内に直
接Ｎ型のトランジスタＱｚｚが設けられている。そして
半導体基板１１は基板接地電極を介して接地され、Ｎウ
ェル１２はＮウェル接続電極１５を介して電源電位（Ｖ
ＤＤ ）端子に接続されている。
Ｎウェル１２が設けられ、このＮウェル１２内にＰ型の
トランジスタＱｌ＋が構成され、半導体基板１１内に直
接Ｎ型のトランジスタＱｚｚが設けられている。そして
半導体基板１１は基板接地電極を介して接地され、Ｎウ
ェル１２はＮウェル接続電極１５を介して電源電位（Ｖ
ＤＤ ）端子に接続されている。
上述した従来のアナログスイッチ回路１０Ａ〜ＩＯＭは
、入力端子ＴＡ−ＴＭと出力端子Ｔ。との間にそれぞれ
Ｐ型及びＮ型のトランジスタＱ＋＋ ＋ Ｑ１２を並列
接続しこれらトランジスタＱ＋ｔ ｒ Ｑ！！のゲト電
極に制御信号Φ□〜ΦＭとその反転信号とを入力してオ
ン・オフする構成となっており、またこれらアナログス
イッチ回路１０Ａ〜１０ＭはＰ−型の半導体基板１１内
に直接Ｎ型のトランジスタＱ ｌ ２が形成され半導体
基板１１内にＮウェル１２を設けこのＮウェル１２内１
：Ｐ型のトランジスタＱ＋＋が形成され、半導体基板１
１は接地されＮウェル１２は電源電位ＶＤＤ端子と接続
された構造となっているので、入力端子ＴＡ−ＴＭに電
源電位ＶＤＤ・接地電位の範囲を越える電圧の雑音等が
入力されると入力端子ＴＡ−Ｔ、と電源電位ＶＤＤ端子
又は接地電位端子との間に電流が流れ出力端子Ｔｏに雑
音等が伝達され出力信号ＯＵＴに悪影響を与えるという
欠点がある。
、入力端子ＴＡ−ＴＭと出力端子Ｔ。との間にそれぞれ
Ｐ型及びＮ型のトランジスタＱ＋＋ ＋ Ｑ１２を並列
接続しこれらトランジスタＱ＋ｔ ｒ Ｑ！！のゲト電
極に制御信号Φ□〜ΦＭとその反転信号とを入力してオ
ン・オフする構成となっており、またこれらアナログス
イッチ回路１０Ａ〜１０ＭはＰ−型の半導体基板１１内
に直接Ｎ型のトランジスタＱ ｌ ２が形成され半導体
基板１１内にＮウェル１２を設けこのＮウェル１２内１
：Ｐ型のトランジスタＱ＋＋が形成され、半導体基板１
１は接地されＮウェル１２は電源電位ＶＤＤ端子と接続
された構造となっているので、入力端子ＴＡ−ＴＭに電
源電位ＶＤＤ・接地電位の範囲を越える電圧の雑音等が
入力されると入力端子ＴＡ−Ｔ、と電源電位ＶＤＤ端子
又は接地電位端子との間に電流が流れ出力端子Ｔｏに雑
音等が伝達され出力信号ＯＵＴに悪影響を与えるという
欠点がある。
例えば、制御信号Φいが高レベルとなり、アナログスイ
ッチ回路１０ＡのトランジスタＱ＋ｔ ｒ Ｑ１２がオ
フ状態となって入力端子′１゛えと出力端子Ｔ。
ッチ回路１０ＡのトランジスタＱ＋ｔ ｒ Ｑ１２がオ
フ状態となって入力端子′１゛えと出力端子Ｔ。
との間が非接続状態にあシ、他の制御信号ψＢが低レベ
ルとなシ、アナログスイッチ回路１０Ｂのトランジスタ
Ｑｌ＋ ＋ Ｑｔｚがオン状態となって入力端子ＴＢと
出力端子Ｔｏとの間が接続状態となっている場合に、入
力端子１人に負の過大電圧が雑音として印加されたとす
る。
ルとなシ、アナログスイッチ回路１０Ｂのトランジスタ
Ｑｌ＋ ＋ Ｑｔｚがオン状態となって入力端子ＴＢと
出力端子Ｔｏとの間が接続状態となっている場合に、入
力端子１人に負の過大電圧が雑音として印加されたとす
る。
この場合、ソース領域１３Ａに負の過大電圧が印加され
るが、ゲート電極１６Ａは高レベルとなっているためト
ランジスタＱ＋＋はオン状態とはならないが、ソース領
域１３Ｂに負の過大電圧が印加されると、Ｐ−型の半導
体基板１１とＮ＋型のソース領域１３Ｂとの間に順方向
バイアスされたダイオード接続が形成され、印加された
負の過大電圧によシ基板接地電極１７を介して接地電位
端子・入力端子ＴＡ間に電流が流れる。またケート電極
１６Ｂは低レベル、つまりほぼ接地電位にあり、トラン
ジスタＱ１２のゲート・ソース間電圧ＶＣＳが閾値電圧
ＶＴＨよりも小さい場合にはオフ状態となっていたもの
が、ソース領域１３Ｂが負の電位となるためにゲート電
極１６Ｂの電位がほぼ接地電位になっているのにもかか
わらず、ゲート・ソース間電圧ＶＣＳが閾値電圧ＶＴＨ
より大きくなシ、トランジスタＱ１２がオン状態となっ
てし、まい、オフ状態が設定されていたアナログスイッ
チ回Ｎｘｏｈを介して入力端子１゛えに印加された負の
過大入力信号が出力端子Ｔｏへ伝達してしまい出力信号
ｏｕ’ｒに悪影響を与える。
るが、ゲート電極１６Ａは高レベルとなっているためト
ランジスタＱ＋＋はオン状態とはならないが、ソース領
域１３Ｂに負の過大電圧が印加されると、Ｐ−型の半導
体基板１１とＮ＋型のソース領域１３Ｂとの間に順方向
バイアスされたダイオード接続が形成され、印加された
負の過大電圧によシ基板接地電極１７を介して接地電位
端子・入力端子ＴＡ間に電流が流れる。またケート電極
１６Ｂは低レベル、つまりほぼ接地電位にあり、トラン
ジスタＱ１２のゲート・ソース間電圧ＶＣＳが閾値電圧
ＶＴＨよりも小さい場合にはオフ状態となっていたもの
が、ソース領域１３Ｂが負の電位となるためにゲート電
極１６Ｂの電位がほぼ接地電位になっているのにもかか
わらず、ゲート・ソース間電圧ＶＣＳが閾値電圧ＶＴＨ
より大きくなシ、トランジスタＱ１２がオン状態となっ
てし、まい、オフ状態が設定されていたアナログスイッ
チ回Ｎｘｏｈを介して入力端子１゛えに印加された負の
過大入力信号が出力端子Ｔｏへ伝達してしまい出力信号
ｏｕ’ｒに悪影響を与える。
入力端子１人に電源電圧ＶＤＤ以上の正の過大電圧が雑
音として印加された場合には、上記とは逆にトランジス
タＱｌｌがオン状態となり、同様に出力信号ＯＵＴに悪
影番を与える。
音として印加された場合には、上記とは逆にトランジス
タＱｌｌがオン状態となり、同様に出力信号ＯＵＴに悪
影番を与える。
本発明の目的は、入力端子に電源電位・接地電位の範囲
を越える過大電圧の雑音等が入力されても、ｆＩｉ制御
信号により入力端子・出力端子間がオフ状態にあるもの
はオフ状態を維持してこの雑音等が出力端子へ伝達され
るのを防止することができるアナログスイッチ回路を提
供することにある。
を越える過大電圧の雑音等が入力されても、ｆＩｉ制御
信号により入力端子・出力端子間がオフ状態にあるもの
はオフ状態を維持してこの雑音等が出力端子へ伝達され
るのを防止することができるアナログスイッチ回路を提
供することにある。
本発明のアナログスイッチ回路は、入力端子・出力端子
間に直列接続されゲート電極に共に制御信号を入力して
オン・オフし前記入力端子・出力端子間をオン・オフす
る一導電型の第１及び第２のトランジスタと、これら第
１及び第２のトランジスタの直タリ接続点と接地電位端
子（又は電源電位端子）との間に接続され前記制御信号
に応じてこれら第１及び第２のトランジスタのオン・オ
フとは逆のオン・オフ動作をする第３のトランジスタと
、前記入力端子・出力端子間に直列接続されゲート電極
に共に前記制御信号の反転信号を入力してオン・オフし
前記入力端子・出力端子間を前記第１及び第２のトラン
ジスタと同期してオン・オフする逆導電型の第４及び第
５のトランジスタと、これら第４及び第５のトランジス
タの直列接続点と前記電源電位端子（又は接地電位端子
）との間に接続され前記制御信号に応じてこれら第４及
び第５のトランジスタのオン・オフとは逆のオン・オフ
動作をする第６のトランジスタとを有している。
間に直列接続されゲート電極に共に制御信号を入力して
オン・オフし前記入力端子・出力端子間をオン・オフす
る一導電型の第１及び第２のトランジスタと、これら第
１及び第２のトランジスタの直タリ接続点と接地電位端
子（又は電源電位端子）との間に接続され前記制御信号
に応じてこれら第１及び第２のトランジスタのオン・オ
フとは逆のオン・オフ動作をする第３のトランジスタと
、前記入力端子・出力端子間に直列接続されゲート電極
に共に前記制御信号の反転信号を入力してオン・オフし
前記入力端子・出力端子間を前記第１及び第２のトラン
ジスタと同期してオン・オフする逆導電型の第４及び第
５のトランジスタと、これら第４及び第５のトランジス
タの直列接続点と前記電源電位端子（又は接地電位端子
）との間に接続され前記制御信号に応じてこれら第４及
び第５のトランジスタのオン・オフとは逆のオン・オフ
動作をする第６のトランジスタとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例のアナログスイッチ回路
をマルチプレクサに適用したときの回路図である。
をマルチプレクサに適用したときの回路図である。
この実施例のアナログスイッチ回路ＩＡ〜ＩＭはそれぞ
れ、入力端子′１゛６〜ＴＭと出力端子Ｔｏとの間に直
列接続されゲート電極に共に対応する制御信号ψＡ〜Φ
Ｍを入力してこれら制御信号Φい〜ψＭに応じてオン・
オフし入力端子ＴＡ−ＴＭ・出力端子１０間をオン・オ
フするＰ型の第１及び第２のトランジスタＱ＋、Ｑ２と
、これらトランジスタＱＩＪＱ２の直タリ接続点と接地
電位端子との間に接続されゲート電極に対応する制御信
号Φい〜ψＭを入力してこれら制御信号ψ９〜ΦＭに応
じてこれらトランジスタＱ、Ｉ Ｉ Ｑ２のオン・オフ
とは逆のオン・オフ動作をするＮ型の第３のトランジス
タＱ３と、入力端子′ｖＡ〜ｌ１１Ｍと出力端子Ｔｏと
の間に直列接続されケート電抛に共に対応する制御信号
Φ９〜ψＭの反転信号をインバータ３Ａ〜３Ｍを介して
入力してこれら制御信号ψＡ〜ψＭの反転信号に応じて
オン・オフし入力端子ＴＡ−ＴＭ・出力端子Ｔ。
れ、入力端子′１゛６〜ＴＭと出力端子Ｔｏとの間に直
列接続されゲート電極に共に対応する制御信号ψＡ〜Φ
Ｍを入力してこれら制御信号Φい〜ψＭに応じてオン・
オフし入力端子ＴＡ−ＴＭ・出力端子１０間をオン・オ
フするＰ型の第１及び第２のトランジスタＱ＋、Ｑ２と
、これらトランジスタＱＩＪＱ２の直タリ接続点と接地
電位端子との間に接続されゲート電極に対応する制御信
号Φい〜ψＭを入力してこれら制御信号ψ９〜ΦＭに応
じてこれらトランジスタＱ、Ｉ Ｉ Ｑ２のオン・オフ
とは逆のオン・オフ動作をするＮ型の第３のトランジス
タＱ３と、入力端子′ｖＡ〜ｌ１１Ｍと出力端子Ｔｏと
の間に直列接続されケート電抛に共に対応する制御信号
Φ９〜ψＭの反転信号をインバータ３Ａ〜３Ｍを介して
入力してこれら制御信号ψＡ〜ψＭの反転信号に応じて
オン・オフし入力端子ＴＡ−ＴＭ・出力端子Ｔ。
間をトランジスタＱ＋、Ｑ２と同期してオン・オフする
へ型の第４及び第５のトランジスタＱ４． Ｑｓと、こ
れらトランジスタＱ＜、Ｑｓの直列接続点と電源電位Ｖ
ＤＤ端子との間に接続されゲート電極に対応する制御信
号Φ９〜ψＭの反転信号をインバータ３Ａ〜３Ｍ ｋ介
して入力してこれら制御信号ΦＡ〜ΦＭの反転信号に応
じてこれらトランジスタＱ４１Ｑ５のオン・オフとは逆
のオン・オフ動作をするＰ型の第６のトランジスタＱ６
とを備えた構成となっている。
へ型の第４及び第５のトランジスタＱ４． Ｑｓと、こ
れらトランジスタＱ＜、Ｑｓの直列接続点と電源電位Ｖ
ＤＤ端子との間に接続されゲート電極に対応する制御信
号Φ９〜ψＭの反転信号をインバータ３Ａ〜３Ｍ ｋ介
して入力してこれら制御信号ΦＡ〜ΦＭの反転信号に応
じてこれらトランジスタＱ４１Ｑ５のオン・オフとは逆
のオン・オフ動作をするＰ型の第６のトランジスタＱ６
とを備えた構成となっている。
なお、デコーダ２は、アナログスイッチ回路ＩＡ〜ＩＭ
を順次オン・オフするための制御信号Φ□〜ΦＭを出力
する。
を順次オン・オフするための制御信号Φ□〜ΦＭを出力
する。
次に、この実施例の動作について説明する。
制御信号Φ□が低レベルの場合は、トランジスタＱ！、
Ｑ２ 、Ｑ４ 、Ｑｓがオン状態、トランジスタＱｓ＋
Ｑ６がオフ状態となシ入力端子ＴＡと出力端子Ｔ。
Ｑ２ 、Ｑ４ 、Ｑｓがオン状態、トランジスタＱｓ＋
Ｑ６がオフ状態となシ入力端子ＴＡと出力端子Ｔ。
とがトランジスタＱ＋ 、Ｑ２．Ｑ４．Ｑｓを介してオ
ン状態、即ち導通状態となる。
ン状態、即ち導通状態となる。
また、制御信号０人が高レベルの場合は、トランジスタ
Ｑｌ、 Ｑ２ 、Ｑ４ 、Ｑｓがオフ状態、トランジス
タＱ３．Ｑ６がオン状態となり、入力端子ＴＡと出力端
子ＴＯとはオフ状態、即ち非導通状態となる。
Ｑｌ、 Ｑ２ 、Ｑ４ 、Ｑｓがオフ状態、トランジス
タＱ３．Ｑ６がオン状態となり、入力端子ＴＡと出力端
子ＴＯとはオフ状態、即ち非導通状態となる。
このとき、トランジスタＱｌ、Ｑ２の直列接続点はオン
状態となっているトランジスタＱ３を介して接地電位端
子に接続されておシ、トランジスタＱ４．Ｑ５の直列接
続点はオン状態となっているトランジスタＱ６を介して
正の電源電位ＶＤＤ端子に接続されている。
状態となっているトランジスタＱ３を介して接地電位端
子に接続されておシ、トランジスタＱ４．Ｑ５の直列接
続点はオン状態となっているトランジスタＱ６を介して
正の電源電位ＶＤＤ端子に接続されている。
このため、制御信号０人が高レベルで制御信号ΦＢが低
レベルであったとすると、出力端子Ｔ。
レベルであったとすると、出力端子Ｔ。
には入力端子ＴＢに入力された信号工ＮＢが伝達される
ことになる。
ことになる。
この状態において、入力端子ＴＡに電源電位ＶＤＤを越
えた正の過大電圧が雑音等として印加されたとする。
えた正の過大電圧が雑音等として印加されたとする。
トランジスタＱ＋ 、 Ｑ２ 、 Ｑ６及びトランジス
タＱ３〜Ｑ５はそれぞれ、第４図に示されたトランジス
タＱ＋＋及びトランジスタＱ ｌ ２と同様の構造とな
っているので、入力端子１人に正の過大電圧が印加され
たことにより、電源電位ＶＤＤ端子に接続され九Ｎ−ウ
ェル内にあるトランジスタＱ１のＰ十型のソース領域が
電源電位ｖａｎより上昇し、ソース領域とＮウェルとに
よシ順方向バイアスのＰＮ接合が形成され、入力端子Ｔ
Ａに埋却された過大電圧によりＮウェルを介して電源電
位ＶＤＤ端子へ電流が流れる。また、トランジスタＱ１
は、ゲート電極に高レベル、つまシはぼ電源電位ＶＤＤ
の制御信号ΦＡが印加されているため、本来はオフ状態
となっているが、ソース領域への過大電圧によりゲート
・ソース間電圧ＶＧＳの絶対値が閾値電圧ＶＴＲよりも
太きくなジオン状態となってソース領域とドレイン領域
との間に電流パスが形成される。
タＱ３〜Ｑ５はそれぞれ、第４図に示されたトランジス
タＱ＋＋及びトランジスタＱ ｌ ２と同様の構造とな
っているので、入力端子１人に正の過大電圧が印加され
たことにより、電源電位ＶＤＤ端子に接続され九Ｎ−ウ
ェル内にあるトランジスタＱ１のＰ十型のソース領域が
電源電位ｖａｎより上昇し、ソース領域とＮウェルとに
よシ順方向バイアスのＰＮ接合が形成され、入力端子Ｔ
Ａに埋却された過大電圧によりＮウェルを介して電源電
位ＶＤＤ端子へ電流が流れる。また、トランジスタＱ１
は、ゲート電極に高レベル、つまシはぼ電源電位ＶＤＤ
の制御信号ΦＡが印加されているため、本来はオフ状態
となっているが、ソース領域への過大電圧によりゲート
・ソース間電圧ＶＧＳの絶対値が閾値電圧ＶＴＲよりも
太きくなジオン状態となってソース領域とドレイン領域
との間に電流パスが形成される。
しかしここで、トランジスタＱ！、Ｑ２の直列接続点は
、オン状態となっているトランジスタＱ３により接地電
位端子に接続されているため、トランジスタＱ１を通し
て伝達されてきた正の過大電圧はここで吸収されてしま
い、トランジスタＱ。
、オン状態となっているトランジスタＱ３により接地電
位端子に接続されているため、トランジスタＱ１を通し
て伝達されてきた正の過大電圧はここで吸収されてしま
い、トランジスタＱ。
に直列接続されているトランジスタＱ２には伺ら影響を
及ぼさず、入力端子ＴＡに印加された過大電圧の出力端
子Ｔｏへのもれは一切存在しなくなる。
及ぼさず、入力端子ＴＡに印加された過大電圧の出力端
子Ｔｏへのもれは一切存在しなくなる。
また、トランジスタＱ４においては、トランジスタＱ１
とは導電型が異なりＮ型のため、このような不具合は一
切生じない。たとえトランジスタＱ４がパンチスルーを
おこしたとしても、トランジスタＱ、、Ｑ５の直列接続
点がオン状態となっているトランジスタＱ６により電源
電位ＶＤＤ端子に接続されているため、トランジスタＱ
４を通して入ってきた正の過大電圧はここで吸収されて
しまいトランジスタＱ５には何ら影響を及ぼさず、入力
端子ＴＡに印加された過大電圧のこの経路による出力端
子９゛０へのもれも一切存在しなくなる。
とは導電型が異なりＮ型のため、このような不具合は一
切生じない。たとえトランジスタＱ４がパンチスルーを
おこしたとしても、トランジスタＱ、、Ｑ５の直列接続
点がオン状態となっているトランジスタＱ６により電源
電位ＶＤＤ端子に接続されているため、トランジスタＱ
４を通して入ってきた正の過大電圧はここで吸収されて
しまいトランジスタＱ５には何ら影響を及ぼさず、入力
端子ＴＡに印加された過大電圧のこの経路による出力端
子９゛０へのもれも一切存在しなくなる。
一方、入力端子ＴＡに負の過大電圧が印加された場合、
上記説明とは逆に、トランジスタＱ１は一切不具合を生
じないが、接地電位端子に接続されたＰ 型の半導体基
板内に直接形成されたトランジスタＱ４のＮ 型のソー
ス領域が接地電位よシ低くなり、このＰＮ接合において
順方向バイアスとなり、印加された負の過大電圧によシ
半導体基板を通して接地電位端子へ電流が流れる。
上記説明とは逆に、トランジスタＱ１は一切不具合を生
じないが、接地電位端子に接続されたＰ 型の半導体基
板内に直接形成されたトランジスタＱ４のＮ 型のソー
ス領域が接地電位よシ低くなり、このＰＮ接合において
順方向バイアスとなり、印加された負の過大電圧によシ
半導体基板を通して接地電位端子へ電流が流れる。
このため、本来オフ状態となっているトランジスタＱ４
がオン状態となるが、トランジスタＱ４１Ｑ５の直列接
続点がオン状態となっているトランジスタＱ６により電
源電位ＶＤＤ端子に接続されているため、入力端子ＴＡ
に印加されトランジスタＱ４を通して伝達された負の過
大電圧はここで吸収され、トランジスタＱ５、出力端子
Ｔｏへは伝達されない。
がオン状態となるが、トランジスタＱ４１Ｑ５の直列接
続点がオン状態となっているトランジスタＱ６により電
源電位ＶＤＤ端子に接続されているため、入力端子ＴＡ
に印加されトランジスタＱ４を通して伝達された負の過
大電圧はここで吸収され、トランジスタＱ５、出力端子
Ｔｏへは伝達されない。
また、トランジスタＱｔに対してはトランジスタＱ４と
導電型が異なシＰ型であるのでこのような不具合は一切
発生しない。たとえトランジスタＱ１がバンチスルーを
おこしたとしても、トランジスタＱ３によシ吸収され出
力信号ＯＵＴには影響を及ぼさない。
導電型が異なシＰ型であるのでこのような不具合は一切
発生しない。たとえトランジスタＱ１がバンチスルーを
おこしたとしても、トランジスタＱ３によシ吸収され出
力信号ＯＵＴには影響を及ぼさない。
この様に、オフ状態となっているアナログスイッチ回路
ＩＡの入力端子１人に、電源電位・接地電位の範凹を越
えた正又は負の過大電圧が印加されたとしてもマルチプ
レクサの出力端子Ｔｏには伺ら影響を及ぼさずオン状態
となっているアナログスイッチ回路ＩＢの入力端子ＴＢ
に印加された信号ＩＮＢが、入力端子ＩｒＡの過大電圧
に影響されることなく出力される。
ＩＡの入力端子１人に、電源電位・接地電位の範凹を越
えた正又は負の過大電圧が印加されたとしてもマルチプ
レクサの出力端子Ｔｏには伺ら影響を及ぼさずオン状態
となっているアナログスイッチ回路ＩＢの入力端子ＴＢ
に印加された信号ＩＮＢが、入力端子ＩｒＡの過大電圧
に影響されることなく出力される。
第２図は本発明の第２の実施例のアナログスイッチ回路
をマルチプレクサに適用したときの回路図である。
をマルチプレクサに適用したときの回路図である。
この第２の実施例の”アナログスイッチ回路ＩＡＡ。
ＩＢＢが第１の実施例のアナログスイッチ回路ＩＡ〜Ｉ
Ｍと相違する点は、第１及び第２のトランジスタＱ１．
Ｑ２の直列接続点と電源電位ＶＤＤ端子との間に、ゲー
ト電極に制御信号（ψＡ、ΦＢ）を入力してこれらトラ
ンジスタＱｌ、Ｑ２のオン・オンとは逆のオン・オフ動
作をするＰ型の第３のトランジスタＱ７と、第４及び第
５のトランジスタＱ４１Ｑ５の直列接続点と接地電位端
子との間に、ゲート電極に制御信号（ψ人、ΦＢ）の反
転信号を入力してこれらトランジスタＱ４．Ｑ５のオン
・オフとは逆のオン・オフ動作をするＮ型の第６のトラ
ンジスタＱ８とを設けた点にある。
Ｍと相違する点は、第１及び第２のトランジスタＱ１．
Ｑ２の直列接続点と電源電位ＶＤＤ端子との間に、ゲー
ト電極に制御信号（ψＡ、ΦＢ）を入力してこれらトラ
ンジスタＱｌ、Ｑ２のオン・オンとは逆のオン・オフ動
作をするＰ型の第３のトランジスタＱ７と、第４及び第
５のトランジスタＱ４１Ｑ５の直列接続点と接地電位端
子との間に、ゲート電極に制御信号（ψ人、ΦＢ）の反
転信号を入力してこれらトランジスタＱ４．Ｑ５のオン
・オフとは逆のオン・オフ動作をするＮ型の第６のトラ
ンジスタＱ８とを設けた点にある。
このアナログスイッチ回路ＩＡＡ ＋ ＩＢＢの動作は
、第１の実施例のアナログスイッチ回路ＩＡ〜ＩＭとほ
ぼ同様であるが、トランジスタＱ＋ 、 Ｑ２ 、 Ｑ
７ カ全てＰ型、またトランジスタＱ４ 、 Ｑｓ 、
Ｑｓが全てＮ型というように、互いに導電型の同じも
のが接続されているため、第１の実施例に比しレイアウ
トの面積を小さくすることができるという利点がある。
、第１の実施例のアナログスイッチ回路ＩＡ〜ＩＭとほ
ぼ同様であるが、トランジスタＱ＋ 、 Ｑ２ 、 Ｑ
７ カ全てＰ型、またトランジスタＱ４ 、 Ｑｓ 、
Ｑｓが全てＮ型というように、互いに導電型の同じも
のが接続されているため、第１の実施例に比しレイアウ
トの面積を小さくすることができるという利点がある。
なお、これら実施例において信号の流れを逆にすると、
デマルチプレクサとして使用することができ、この場合
も上記実施例と同様の効果が得られる。
デマルチプレクサとして使用することができ、この場合
も上記実施例と同様の効果が得られる。
また、このほかにも、本発明によるアナログスイッチ回
路の適用範囲は広く、例えば、サンプルホールド回路の
サンプリング部に適用すると、ホルト状態にある信号の
レベルが入力端子に印加された過大電圧の雑音等により
悪影響を受けるのを防止することができる。
路の適用範囲は広く、例えば、サンプルホールド回路の
サンプリング部に適用すると、ホルト状態にある信号の
レベルが入力端子に印加された過大電圧の雑音等により
悪影響を受けるのを防止することができる。
以上説明したように本発明は、入力端子・出力端子間に
、制御信号によシ同期してオン・オフする直列接続され
たＰ型の２つのトランジスタと、直列接続されたＮ型の
２つのトランジスタと全接続し、これらＰ型及びＮ型の
トランジスタのそれぞれの直列接続点と接地電位端子及
び電源電位端子との間に制御信号によりこれらＰ型及び
Ｎ型のトランジスタと逆のオン・オフ動作をする２つの
トランジスタを設けた構成とすることにより、制御信号
によシ入力端子・出力端子間が非導通状態にあるとき入
力端子に電源電位・接地電位の範囲を越える過大電圧の
雑音等が入力されても、Ｐ型及びＮ型のトランジスタの
直列接続点と接地電位端子及び電源電位端子間のトラン
ジスタがオン状態となっているので、入力端子に印加さ
れた過大電圧の雑音等が出力端子に伝達されるのを防止
して出力信号への悪影響を除去することができる効果が
ある。
、制御信号によシ同期してオン・オフする直列接続され
たＰ型の２つのトランジスタと、直列接続されたＮ型の
２つのトランジスタと全接続し、これらＰ型及びＮ型の
トランジスタのそれぞれの直列接続点と接地電位端子及
び電源電位端子との間に制御信号によりこれらＰ型及び
Ｎ型のトランジスタと逆のオン・オフ動作をする２つの
トランジスタを設けた構成とすることにより、制御信号
によシ入力端子・出力端子間が非導通状態にあるとき入
力端子に電源電位・接地電位の範囲を越える過大電圧の
雑音等が入力されても、Ｐ型及びＮ型のトランジスタの
直列接続点と接地電位端子及び電源電位端子間のトラン
ジスタがオン状態となっているので、入力端子に印加さ
れた過大電圧の雑音等が出力端子に伝達されるのを防止
して出力信号への悪影響を除去することができる効果が
ある。
第１図は本発明の第１の実施例のアナログスイッチ回路
を適用したマルチプレクサの回路図、第２図は本発明の
第２の実施例のアナログスイッチ回路を適用したマルチ
プレクサの部分回路図、第３図は従来のアナログスイッ
チ回路を適用したマルチプレクサの回路図、゛第４図は
第３図に示されたアナログスイッチ回路の断面図である
。 ■Ａ〜ＬＭ ＋ ’ＡＡ ＋ ＩＢＢ・・・アナログス
イッチ回路、２・・・デコーダ、３Ａ〜３Ｍ・・・イン
バータ、１０Ａ〜ＩＯＭ・・・アナログスイッチ回路、
１１・・・半導体基板、１２９８．Ｎウェル、１３Ａ１
１３Ｂ・・・ソース領域、１４Ａ、１４Ｂ１３．ドレイ
ン領域、１５・・・Ｎウェル接続電極、１６ｋ。 １６Ｂ・・・ゲー）［極、１７・・・基板接地電極％Ｑ
Ｉ〜Ｑｓ＋ＱｌｌＩＱ＋２・・・トランジスタ。 代理人 弁理士 内 原 晋 ヌ／図 第２図 ｆ仏アナロク”′久イ・ン十ロ足告 第３図
を適用したマルチプレクサの回路図、第２図は本発明の
第２の実施例のアナログスイッチ回路を適用したマルチ
プレクサの部分回路図、第３図は従来のアナログスイッ
チ回路を適用したマルチプレクサの回路図、゛第４図は
第３図に示されたアナログスイッチ回路の断面図である
。 ■Ａ〜ＬＭ ＋ ’ＡＡ ＋ ＩＢＢ・・・アナログス
イッチ回路、２・・・デコーダ、３Ａ〜３Ｍ・・・イン
バータ、１０Ａ〜ＩＯＭ・・・アナログスイッチ回路、
１１・・・半導体基板、１２９８．Ｎウェル、１３Ａ１
１３Ｂ・・・ソース領域、１４Ａ、１４Ｂ１３．ドレイ
ン領域、１５・・・Ｎウェル接続電極、１６ｋ。 １６Ｂ・・・ゲー）［極、１７・・・基板接地電極％Ｑ
Ｉ〜Ｑｓ＋ＱｌｌＩＱ＋２・・・トランジスタ。 代理人 弁理士 内 原 晋 ヌ／図 第２図 ｆ仏アナロク”′久イ・ン十ロ足告 第３図
Claims (1)
- 入力端子・出力端子間に直列接続されゲート電極に共に
制御信号を入力してオン・オフし前記入力端子・出力端
子間をオン・オフする一導電型の第１及び第２のトラン
ジスタと、これら第１及び第２のトランジスタの直列接
続点と接地電位端子（又は電源電位端子）との間に接続
され前記制御信号に応じてこれら第１及び第２のトラン
ジスタのオン・オフとは逆のオン・オフ動作をする第３
のトランジスタと、前記入力端子・出力端子間に直列接
続されゲート電極に共に前記制御信号の反転信号を入力
してオン・オフし前記入力端子・出力端子間を前記第１
及び第２のトランジスタと同期してオン・オフする逆導
電型の第４及び第５のトランジスタと、これら第４及び
第５のトランジスタの直列接続点と前記電源電位端子（
又は接地電位端子）との間に接続され前記制御信号に応
じてこれら第４及び第５のトランジスタのオン・オフと
は逆のオン・オフ動作をする第６のトランジスタとを有
することを特徴とするアナログスイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154419A JPH024011A (ja) | 1988-06-21 | 1988-06-21 | アナログスイッチ回路 |
| US07/369,532 US4985647A (en) | 1988-06-21 | 1989-06-21 | CMOS transfer switch free from malfunction on noise signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154419A JPH024011A (ja) | 1988-06-21 | 1988-06-21 | アナログスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH024011A true JPH024011A (ja) | 1990-01-09 |
Family
ID=15583748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154419A Pending JPH024011A (ja) | 1988-06-21 | 1988-06-21 | アナログスイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4985647A (ja) |
| JP (1) | JPH024011A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343258A (ja) * | 1991-05-20 | 1992-11-30 | Toshiba Corp | マルチプレクサ |
| JP2006074212A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体装置 |
| JP2014145743A (ja) * | 2013-01-30 | 2014-08-14 | Hitachi Power Semiconductor Device Ltd | 半導体スイッチ回路、超音波画像診断装置及び半導体テスタ |
| JP2020123783A (ja) * | 2019-01-29 | 2020-08-13 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器及び移動体 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598114A (en) * | 1995-09-27 | 1997-01-28 | Intel Corporation | High speed reduced area multiplexer |
| US5661411A (en) * | 1996-01-05 | 1997-08-26 | Fujitsu Microelectronics, Inc. | Feedback controlled load logic circuit |
| JP2914292B2 (ja) * | 1996-04-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
| GB2319128A (en) * | 1996-10-30 | 1998-05-13 | Motorola Gmbh | A CMOS transmission gate multiplexer with improved OFF isolation |
| US6105106A (en) * | 1997-12-31 | 2000-08-15 | Micron Technology, Inc. | Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times |
| US6163199A (en) * | 1999-01-29 | 2000-12-19 | Fairchild Semiconductor Corp. | Overvoltage/undervoltage tolerant transfer gate |
| JP2001052477A (ja) * | 1999-08-04 | 2001-02-23 | Nec Corp | 周期選択回路及びこの周期選択回路を用いた半導体記憶装置 |
| EP1199801A1 (en) * | 2000-10-19 | 2002-04-24 | STMicroelectronics S.r.l. | Circuit for current injection control in analog switches |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US6617912B1 (en) * | 2002-06-13 | 2003-09-09 | Xilinx, Inc. | Pass gate multiplexer circuit with reduced susceptibility to single event upsets |
| US6903571B1 (en) | 2003-11-18 | 2005-06-07 | Xilinx, Inc. | Programmable systems and devices with multiplexer circuits providing enhanced capabilities for triple modular redundancy |
| JP4659826B2 (ja) | 2004-06-23 | 2011-03-30 | ペレグリン セミコンダクター コーポレーション | Ｒｆフロントエンド集積回路 |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US20080076371A1 (en) * | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7960772B2 (en) | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| EP2760136B1 (en) | 2008-02-28 | 2018-05-09 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236798A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Methods for Increasing RF Throughput Via Usage of Tunable Filters |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9520880B2 (en) * | 2014-01-31 | 2016-12-13 | Texas Instruments Deutschland Gmbh | Configurable analog front ends for circuits with substantially gate enclosed inner electrode MOSFET switch |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154711A (ja) * | 1984-08-27 | 1986-03-19 | Yokogawa Hokushin Electric Corp | アナログスイツチ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218845B (it) * | 1984-03-30 | 1990-04-24 | Ates Componenti Elettron | Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte |
-
1988
- 1988-06-21 JP JP63154419A patent/JPH024011A/ja active Pending
-
1989
- 1989-06-21 US US07/369,532 patent/US4985647A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154711A (ja) * | 1984-08-27 | 1986-03-19 | Yokogawa Hokushin Electric Corp | アナログスイツチ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343258A (ja) * | 1991-05-20 | 1992-11-30 | Toshiba Corp | マルチプレクサ |
| JP2006074212A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体装置 |
| JP2014145743A (ja) * | 2013-01-30 | 2014-08-14 | Hitachi Power Semiconductor Device Ltd | 半導体スイッチ回路、超音波画像診断装置及び半導体テスタ |
| JP2020123783A (ja) * | 2019-01-29 | 2020-08-13 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器及び移動体 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4985647A (en) | 1991-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH024011A (ja) | アナログスイッチ回路 | |
| US4508983A (en) | MOS Analog switch driven by complementary, minimally skewed clock signals | |
| KR900003070B1 (ko) | 논리회로 | |
| US3551693A (en) | Clock logic circuits | |
| US4161663A (en) | High voltage CMOS level shifter | |
| JPS59208942A (ja) | 半導体回路 | |
| JP2567179B2 (ja) | レベル変換回路 | |
| EP0346898B1 (en) | Power supply switching circuit | |
| KR100302529B1 (ko) | 박막반도체집적회로 | |
| CN221202540U (zh) | 一种输出端口电路及集成芯片 | |
| JP2598794B2 (ja) | Ｍｏｓ・ｉｃの入力チャンネル | |
| JP2749185B2 (ja) | 複合論理回路 | |
| JPS5823010B2 (ja) | 差動増幅装置 | |
| JPH011325A (ja) | 半導体装置 | |
| US3676705A (en) | Logic circuits employing switches such as field-effect devices | |
| GB1237288A (en) | Transistor storage cell | |
| JPH09326685A (ja) | 半導体装置 | |
| CN107817378B (zh) | 使用在io上的电压检测电路 | |
| JPH0257345B2 (ja) | ||
| JPS62195922A (ja) | 半導体集積回路装置 | |
| JPH057151A (ja) | レベルシフト回路 | |
| KR100244287B1 (ko) | 씨모스펫 | |
| JPH0558289B2 (ja) | ||
| CN117060901A (zh) | 一种模拟开关电路 | |
| JPS63176015A (ja) | 集積回路 |