JPH04343258A - マルチプレクサ - Google Patents
マルチプレクサInfo
- Publication number
- JPH04343258A JPH04343258A JP3114928A JP11492891A JPH04343258A JP H04343258 A JPH04343258 A JP H04343258A JP 3114928 A JP3114928 A JP 3114928A JP 11492891 A JP11492891 A JP 11492891A JP H04343258 A JPH04343258 A JP H04343258A
- Authority
- JP
- Japan
- Prior art keywords
- multiplexer
- decoder
- decoders
- gate
- transmission gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えば液晶パネル駆動
用ＣＭＯＳ集積回路装置に形成される液晶パネル駆動出
力選択用のマルチプレクサに係り、特にその回路パター
ンのレイアウトに関する。
用ＣＭＯＳ集積回路装置に形成される液晶パネル駆動出
力選択用のマルチプレクサに係り、特にその回路パター
ンのレイアウトに関する。
【０００２】
【従来の技術】図９は、従来の液晶パネル駆動用ＣＭＯ
Ｓ集積回路装置に形成された液晶パネル駆動出力用の４
電源を選択出力するためのマルチプレクサの回路をその
パターンレイアウトに対応して示している。図中、Ｖｃ
ｃは電源電位、Ｖｓｓは接地電位、Ｖ０〜Ｖ３は入力電
位、Ｄ０、Ｄ１はデコード信号、６５はデコーダ部、６
５Ａ、６５ＢはそれぞれＣＭＯＳインバータ、６５０〜
６５３はデコーダ、６６０〜６６３はデコーダ出力線、
６７０〜６７３は伝送ゲート、６７０ｐ、６７１ｐは伝
送ゲート６７０、６７１用のＰＭＯＳトランジスタ、６
７２ｎ、６７３ｎは伝送ゲート６７２、６７３用のＮＭ
ＯＳトランジスタ、６８はマルチプレクサ出力線である
。
Ｓ集積回路装置に形成された液晶パネル駆動出力用の４
電源を選択出力するためのマルチプレクサの回路をその
パターンレイアウトに対応して示している。図中、Ｖｃ
ｃは電源電位、Ｖｓｓは接地電位、Ｖ０〜Ｖ３は入力電
位、Ｄ０、Ｄ１はデコード信号、６５はデコーダ部、６
５Ａ、６５ＢはそれぞれＣＭＯＳインバータ、６５０〜
６５３はデコーダ、６６０〜６６３はデコーダ出力線、
６７０〜６７３は伝送ゲート、６７０ｐ、６７１ｐは伝
送ゲート６７０、６７１用のＰＭＯＳトランジスタ、６
７２ｎ、６７３ｎは伝送ゲート６７２、６７３用のＮＭ
ＯＳトランジスタ、６８はマルチプレクサ出力線である
。
【０００３】図１０は、図９中のデコード信号Ｄ０、Ｄ
１、入力電位Ｖ０〜Ｖ３、マルチプレクサ出力のタイミ
ング波形例を示している。Ｖ０ は高電位側点灯電圧、
Ｖ１は高電位側非点灯電圧、Ｖ２は低電位側非点灯電圧
、Ｖ３は低電位側点灯電圧であり、それぞれ一定の電圧
である。このように点灯電圧と非点灯電圧を高電位側と
低電位側の両方に設けているのは、液晶の劣化を防ぐた
めに、液晶に加わる電界を交番電界とする必要があるか
らである。このため、高電位側の入力電位Ｖ０、Ｖ１を
出力する伝送ゲート６７０、６７１は、ＰＭＯＳトラン
ジスタのみで構成することができ、低電位側の入力電位
Ｖ２、Ｖ３を出力する伝送ゲート６７２、６７３はＮＭ
ＯＳトランジスタのみで構成することができる。
１、入力電位Ｖ０〜Ｖ３、マルチプレクサ出力のタイミ
ング波形例を示している。Ｖ０ は高電位側点灯電圧、
Ｖ１は高電位側非点灯電圧、Ｖ２は低電位側非点灯電圧
、Ｖ３は低電位側点灯電圧であり、それぞれ一定の電圧
である。このように点灯電圧と非点灯電圧を高電位側と
低電位側の両方に設けているのは、液晶の劣化を防ぐた
めに、液晶に加わる電界を交番電界とする必要があるか
らである。このため、高電位側の入力電位Ｖ０、Ｖ１を
出力する伝送ゲート６７０、６７１は、ＰＭＯＳトラン
ジスタのみで構成することができ、低電位側の入力電位
Ｖ２、Ｖ３を出力する伝送ゲート６７２、６７３はＮＭ
ＯＳトランジスタのみで構成することができる。
【０００４】次に、図９のマルチプレクサの動作を説明
する。デコード信号Ｄ０およびＤ１に対応してデコーダ
６５０〜６５３が動作し、デコーダ出力線６６０〜６６
３のうちのいずれか一本が対応する伝送ゲート６７０〜
６７３をオンするレベル（つまり、ＰＭＯＳトランジス
タに対してはローレベル、ＮＭＯＳトランジスタに対し
てはハイレベル）となる。そして、デコーダ６５０〜６
５３の出力に対応して伝送ゲート６７０〜６７３のいず
れか１つがオンし、マルチプレクサ出力線６８へ入力電
位Ｖ０ 〜Ｖ３ のうちのいずれかを選択して出力する
。これにより、液晶パネル（図示せず）を点灯・非点灯
の２段階で表示するように交番駆動する。このマルチプ
レクサのパターンレイアウトの特徴は、固定された４つ
の入力電位Ｖ０〜Ｖ３を対応して出力する伝送ゲート６
７０〜６７３およびこれらの伝送ゲート６７０〜６７３
を対応して制御するデコーダ６５０〜６５３を分散して
配置していることである。
する。デコード信号Ｄ０およびＤ１に対応してデコーダ
６５０〜６５３が動作し、デコーダ出力線６６０〜６６
３のうちのいずれか一本が対応する伝送ゲート６７０〜
６７３をオンするレベル（つまり、ＰＭＯＳトランジス
タに対してはローレベル、ＮＭＯＳトランジスタに対し
てはハイレベル）となる。そして、デコーダ６５０〜６
５３の出力に対応して伝送ゲート６７０〜６７３のいず
れか１つがオンし、マルチプレクサ出力線６８へ入力電
位Ｖ０ 〜Ｖ３ のうちのいずれかを選択して出力する
。これにより、液晶パネル（図示せず）を点灯・非点灯
の２段階で表示するように交番駆動する。このマルチプ
レクサのパターンレイアウトの特徴は、固定された４つ
の入力電位Ｖ０〜Ｖ３を対応して出力する伝送ゲート６
７０〜６７３およびこれらの伝送ゲート６７０〜６７３
を対応して制御するデコーダ６５０〜６５３を分散して
配置していることである。
【０００５】一方、近年、液晶パネルを点灯・非点灯の
２段階の表示だけでなく、点灯の濃さを段階的に変える
要求が出てきた。この要求を実現する手段の１つとして
、点灯する濃さに対応したいくつかの異なる入力電位を
マルチプレクサにより選択出力する方法が考えられる。 その具体案として、前記した図９のマルチプレクサの構
成を利用し、図１１に示すマルチプレクサのように、伝
送ゲート群とこれらの伝送ゲート群を制御するデコーダ
群を分散して配置を形成し、８つの異なる入力電位Ｖａ
〜Ｖｈを選択出力するように構成すれば、８段階の点灯
の濃さを表わすことができる。図中、Ｖｃｃは電源電位
、Ｖｓｓは接地電位、ＤＡ、ＤＢ、ＤＣはデコード信号
、７１はデコーダ部、７１Ａ、７１Ｂ、７１ＣはＣＭＯ
Ｓインバータ、７１０〜７１７はデコーダ、（１２０ｐ
、１２０ｎ）〜（１２７ｐ、１２７ｎ）はデコーダ出力
線、１３０〜１３７は伝送ゲート、１３０ｐ〜１３７ｐ
はＰＭＯＳトランジスタ、１３０ｎ〜１３７ｎはＮＭＯ
Ｓトランジスタ、１４はマルチプレクサ出力線である。
２段階の表示だけでなく、点灯の濃さを段階的に変える
要求が出てきた。この要求を実現する手段の１つとして
、点灯する濃さに対応したいくつかの異なる入力電位を
マルチプレクサにより選択出力する方法が考えられる。 その具体案として、前記した図９のマルチプレクサの構
成を利用し、図１１に示すマルチプレクサのように、伝
送ゲート群とこれらの伝送ゲート群を制御するデコーダ
群を分散して配置を形成し、８つの異なる入力電位Ｖａ
〜Ｖｈを選択出力するように構成すれば、８段階の点灯
の濃さを表わすことができる。図中、Ｖｃｃは電源電位
、Ｖｓｓは接地電位、ＤＡ、ＤＢ、ＤＣはデコード信号
、７１はデコーダ部、７１Ａ、７１Ｂ、７１ＣはＣＭＯ
Ｓインバータ、７１０〜７１７はデコーダ、（１２０ｐ
、１２０ｎ）〜（１２７ｐ、１２７ｎ）はデコーダ出力
線、１３０〜１３７は伝送ゲート、１３０ｐ〜１３７ｐ
はＰＭＯＳトランジスタ、１３０ｎ〜１３７ｎはＮＭＯ
Ｓトランジスタ、１４はマルチプレクサ出力線である。
【０００６】図１２は、図１１中のデコード信号ＤＡ、
ＤＢ、ＤＣ、入力電位Ｖａ〜Ｖｈ、マルチプレクサ出力
のタイミング波形例を示している。ここでは、液晶に加
わる電界を交番電界とするために、高電位側と低電位側
の両方の入力電位を用意するのではなく、入力電位Ｖａ
〜Ｖｈを高電位側と低電位側とに切り換えることにより
少ない入力電位数を用いている。このため、電源Ｖａ〜
Ｖｈを選択出力する伝送ゲート１３０〜１３７として、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方か
らなるＣＭＯＳトランスファゲートにより構成し、入力
電位が切り変わっても一定した出力抵抗となるようにし
ている。
ＤＢ、ＤＣ、入力電位Ｖａ〜Ｖｈ、マルチプレクサ出力
のタイミング波形例を示している。ここでは、液晶に加
わる電界を交番電界とするために、高電位側と低電位側
の両方の入力電位を用意するのではなく、入力電位Ｖａ
〜Ｖｈを高電位側と低電位側とに切り換えることにより
少ない入力電位数を用いている。このため、電源Ｖａ〜
Ｖｈを選択出力する伝送ゲート１３０〜１３７として、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方か
らなるＣＭＯＳトランスファゲートにより構成し、入力
電位が切り変わっても一定した出力抵抗となるようにし
ている。
【０００７】次に、図１１のマルチプレクサの動作を説
明する。デコード信号入力ＤＡ、ＤＢ、ＤＣに対応して
デコーダ７１０〜７１７が動作し、デコーダ出力線（１
２０ｐ、１２０ｎ）〜（１２７ｐ、１２７ｎ）のうちの
いずれか１組が伝送ゲート１３０〜１３７をオンするレ
ベル（つまり、ＰＭＯＳトランジスタに対してはローレ
ベル、ＮＭＯＳトランジスタに対してはハイレベル）と
なる。そして、デコーダ７１０〜７１７の出力に対応し
て伝送ゲート１３０〜１３７のいずれか１つがオンし、
マルチプレクサ出力線１４へ入力電位Ｖａ〜Ｖｈのうち
のいずれかを選択して出力する。
明する。デコード信号入力ＤＡ、ＤＢ、ＤＣに対応して
デコーダ７１０〜７１７が動作し、デコーダ出力線（１
２０ｐ、１２０ｎ）〜（１２７ｐ、１２７ｎ）のうちの
いずれか１組が伝送ゲート１３０〜１３７をオンするレ
ベル（つまり、ＰＭＯＳトランジスタに対してはローレ
ベル、ＮＭＯＳトランジスタに対してはハイレベル）と
なる。そして、デコーダ７１０〜７１７の出力に対応し
て伝送ゲート１３０〜１３７のいずれか１つがオンし、
マルチプレクサ出力線１４へ入力電位Ｖａ〜Ｖｈのうち
のいずれかを選択して出力する。
【０００８】ところで、上記したようなマルチプレクサ
を液晶パネル駆動用ＣＭＯＳ集積回路装置における液晶
パネル駆動出力回路に用いる場合、液晶パネルの１ライ
ン分の素子数に対応する多数のマルチプレクサを並べて
配置することになる。この場合、前記したように固定の
４つの入力電位を選択出力するマルチプレクサは、デコ
ーダ群と伝送ゲート群との間の信号配線は４本であり、
この程度の配線数であればその配線領域を大きくとる必
要はなく、デコーダ群と伝送ゲート群を分散した方がパ
ターン面積は小さくなる。従って、実際に製品を設計す
る時も、図９に示したように、デコーダ群と伝送ゲート
群を分散して配置していた。
を液晶パネル駆動用ＣＭＯＳ集積回路装置における液晶
パネル駆動出力回路に用いる場合、液晶パネルの１ライ
ン分の素子数に対応する多数のマルチプレクサを並べて
配置することになる。この場合、前記したように固定の
４つの入力電位を選択出力するマルチプレクサは、デコ
ーダ群と伝送ゲート群との間の信号配線は４本であり、
この程度の配線数であればその配線領域を大きくとる必
要はなく、デコーダ群と伝送ゲート群を分散した方がパ
ターン面積は小さくなる。従って、実際に製品を設計す
る時も、図９に示したように、デコーダ群と伝送ゲート
群を分散して配置していた。
【０００９】しかし、前記したように、変動する８つの
入力電位を選択出力するマルチプレクサは、図９に示し
たマルチプレクサの回路配置と同様にデコーダ群と伝送
ゲート群を分散して図１１に示したように配置すると、
マルチプレクサのパターン面積が大きくなってしまう。 これは、デコーダ群と伝送ゲート群の間の信号配線が１
６本と多いので、その配線領域を大きくとる必要がある
からである。しかも、液晶パネル駆動用ＣＭＯＳ集積回
路装置は同機能のマルチプレクサを多数搭載する場合、
１つのマルチプレクサが少し大きくなっただけでもチッ
プサイズに大きく影響してしまうことになる。
入力電位を選択出力するマルチプレクサは、図９に示し
たマルチプレクサの回路配置と同様にデコーダ群と伝送
ゲート群を分散して図１１に示したように配置すると、
マルチプレクサのパターン面積が大きくなってしまう。 これは、デコーダ群と伝送ゲート群の間の信号配線が１
６本と多いので、その配線領域を大きくとる必要がある
からである。しかも、液晶パネル駆動用ＣＭＯＳ集積回
路装置は同機能のマルチプレクサを多数搭載する場合、
１つのマルチプレクサが少し大きくなっただけでもチッ
プサイズに大きく影響してしまうことになる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
マルチプレクサは、デコーダ群と伝送ゲート群を分散し
て配置しているので、多数の電位を選択出力する場合に
デコーダと伝送ゲートの間の信号配線の配線領域が大き
くとる必要があり、パターン面積が大きくなってしまい
、同機能の多数のマルチプレクサを集積回路装置に搭載
する場合にチップサイズが大きく増大してしまうという
問題があった。
マルチプレクサは、デコーダ群と伝送ゲート群を分散し
て配置しているので、多数の電位を選択出力する場合に
デコーダと伝送ゲートの間の信号配線の配線領域が大き
くとる必要があり、パターン面積が大きくなってしまい
、同機能の多数のマルチプレクサを集積回路装置に搭載
する場合にチップサイズが大きく増大してしまうという
問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、多数の電位を選択出力する場合でもパターン
面積が小さくて済み、同機能の多数のマルチプレクサを
集積回路装置に搭載する場合にチップサイズの増大を抑
制し得るマルチプレクサを提供することを目的とする。
たもので、多数の電位を選択出力する場合でもパターン
面積が小さくて済み、同機能の多数のマルチプレクサを
集積回路装置に搭載する場合にチップサイズの増大を抑
制し得るマルチプレクサを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタで構成された複数の伝送ゲートおよびこれらの複
数の伝送ゲートを対応してオン・オフ制御する複数のデ
コーダを同一半導体基板上に有するマルチプレクサにお
いて、前記複数の伝送ゲートを直線状に配置し、前記複
数のデコーダを前記複数の伝送ゲートに対応して隣接し
て配置してなることを特徴とする。
ジスタで構成された複数の伝送ゲートおよびこれらの複
数の伝送ゲートを対応してオン・オフ制御する複数のデ
コーダを同一半導体基板上に有するマルチプレクサにお
いて、前記複数の伝送ゲートを直線状に配置し、前記複
数のデコーダを前記複数の伝送ゲートに対応して隣接し
て配置してなることを特徴とする。
【００１３】
【作用】複数の伝送ゲートを対応して制御するためのデ
コーダを各伝送ゲートに対応して隣接して配置している
ので、デコーダ群と伝送ゲート群との間の信号配線を短
くし、その配線領域を著しく減らすことが可能になる。 これにより、マルチプレクサのパターン面積が小さくて
済み、同機能の多数のマルチプレクサを集積回路装置に
搭載する場合にチップサイズの増大を抑制することが可
能になる。
コーダを各伝送ゲートに対応して隣接して配置している
ので、デコーダ群と伝送ゲート群との間の信号配線を短
くし、その配線領域を著しく減らすことが可能になる。 これにより、マルチプレクサのパターン面積が小さくて
済み、同機能の多数のマルチプレクサを集積回路装置に
搭載する場合にチップサイズの増大を抑制することが可
能になる。
【００１４】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。
細に説明する。
【００１５】図１は、本発明の一実施例に係るマルチプ
レクサが多数搭載された液晶パネル駆動用ＣＭＯＳ集積
回路装置１のブロック構成および端子（パッド）をその
パターンレイアウトに対応して示している。
レクサが多数搭載された液晶パネル駆動用ＣＭＯＳ集積
回路装置１のブロック構成および端子（パッド）をその
パターンレイアウトに対応して示している。
【００１６】図中、電源パッド２ａ〜２ｈは、対応して
液晶パネル駆動用の入力電位Ｖａ〜Ｖｈが外部から印加
される。デコーダ入力用データ（デコード信号）生成回
路９１１〜９１ｍおよび９２１〜９２ｎは、デコード信
号を生成する。マルチプレクサ９３１〜９３ｍおよび９
４１〜９４ｎは、対応して上記デコード信号生成回路９
１１〜９１ｍおよび９２１〜９２ｎから出力するデコー
ド信号が入力すると共に前記電源パッド２ａ〜２ｈから
入力電位Ｖａ〜Ｖｈが共通に供給される。駆動出力パッ
ド９５１〜９５ｍおよび９６１〜９６ｎは、対応して上
記マルチプレクサ９３１〜９３ｍおよび９４１〜９４ｎ
の選択出力が供給され、駆動対象となる液晶パネル（図
示せず）の１ライン分の素子に対応して駆動信号を出力
する。外部からデータ入力パッド９７１に入力するデー
タ信号は、前記デコード信号生成回路の初段９１１に入
力する。外部からクロック入力パッド９７２に入力する
クロック信号は、前記デコード信号生成回路９１１〜９
１ｍおよび９２１〜９２ｎに入力する。なお、電源電位
Ｖｃｃ（動作電源）が外部から印加される電源パッドお
よび接地電位Ｖｓｓ用の接地パッドは、図示を省略して
いる。
液晶パネル駆動用の入力電位Ｖａ〜Ｖｈが外部から印加
される。デコーダ入力用データ（デコード信号）生成回
路９１１〜９１ｍおよび９２１〜９２ｎは、デコード信
号を生成する。マルチプレクサ９３１〜９３ｍおよび９
４１〜９４ｎは、対応して上記デコード信号生成回路９
１１〜９１ｍおよび９２１〜９２ｎから出力するデコー
ド信号が入力すると共に前記電源パッド２ａ〜２ｈから
入力電位Ｖａ〜Ｖｈが共通に供給される。駆動出力パッ
ド９５１〜９５ｍおよび９６１〜９６ｎは、対応して上
記マルチプレクサ９３１〜９３ｍおよび９４１〜９４ｎ
の選択出力が供給され、駆動対象となる液晶パネル（図
示せず）の１ライン分の素子に対応して駆動信号を出力
する。外部からデータ入力パッド９７１に入力するデー
タ信号は、前記デコード信号生成回路の初段９１１に入
力する。外部からクロック入力パッド９７２に入力する
クロック信号は、前記デコード信号生成回路９１１〜９
１ｍおよび９２１〜９２ｎに入力する。なお、電源電位
Ｖｃｃ（動作電源）が外部から印加される電源パッドお
よび接地電位Ｖｓｓ用の接地パッドは、図示を省略して
いる。
【００１７】図２は、図１中のマルチプレクサ９３１〜
９３ｍおよび９４１〜９４ｎのうちの１個を代表的に取
り出し、そのパターンレイアウトに対応して回路の一実
施例を示している。図中、１１はデコーダ部、（ＤＡ、
ＤＢ、ＤＣ）はデコード信号である。このデコーダ部１
１において、（１１Ａ、１１Ｂ、１１Ｃ）はＣＭＯＳイ
ンバータ、（／ＤＡ、／ＤＢ、／ＤＣ）は対応して上記
インバータ（１１Ａ、１１Ｂ、１１Ｃ）の出力側のデコ
ード信号、１０１〜１０６はデコーダ信号線、１１０〜
１１７はデコーダ、（１２０ｐ、１２７ｐ）〜（１２０
ｎ、１２７ｎ）はデコーダ出力線である。このデコーダ
１１０〜１１７において、１１０Ａ〜１１７Ａは三入力
ナンドゲート、１１０Ｂ〜１１７ＢはＣＭＯＳインバー
タである。一方、１３０〜１３７はＭＯＳトランジスタ
で構成された（例えばＣＭＯＳトランスファゲートから
なる）伝送ゲート、１４はマルチプレクサ出力線である
。この伝送ゲート１３０〜１３７において、１３０ｐ〜
１３７ｐはＰＭＯＳトランジスタ、１３０ｎ〜１３７ｎ
はＮＭＯＳトランジスタである。
９３ｍおよび９４１〜９４ｎのうちの１個を代表的に取
り出し、そのパターンレイアウトに対応して回路の一実
施例を示している。図中、１１はデコーダ部、（ＤＡ、
ＤＢ、ＤＣ）はデコード信号である。このデコーダ部１
１において、（１１Ａ、１１Ｂ、１１Ｃ）はＣＭＯＳイ
ンバータ、（／ＤＡ、／ＤＢ、／ＤＣ）は対応して上記
インバータ（１１Ａ、１１Ｂ、１１Ｃ）の出力側のデコ
ード信号、１０１〜１０６はデコーダ信号線、１１０〜
１１７はデコーダ、（１２０ｐ、１２７ｐ）〜（１２０
ｎ、１２７ｎ）はデコーダ出力線である。このデコーダ
１１０〜１１７において、１１０Ａ〜１１７Ａは三入力
ナンドゲート、１１０Ｂ〜１１７ＢはＣＭＯＳインバー
タである。一方、１３０〜１３７はＭＯＳトランジスタ
で構成された（例えばＣＭＯＳトランスファゲートから
なる）伝送ゲート、１４はマルチプレクサ出力線である
。この伝送ゲート１３０〜１３７において、１３０ｐ〜
１３７ｐはＰＭＯＳトランジスタ、１３０ｎ〜１３７ｎ
はＮＭＯＳトランジスタである。
【００１８】ここで、上記複数の伝送ゲート１３０〜１
３７は半導体基板上で直線状に配置されており、この伝
送ゲート１３０〜１３７を対応してオン・オフ制御する
ための前記デコーダ１１０〜１１７は、上記各伝送ゲー
トに対応して隣接して配置されている。また、上記デコ
ーダ１１０〜１１７の配置方向に沿ってデコード信号線
〜が配置されている。
３７は半導体基板上で直線状に配置されており、この伝
送ゲート１３０〜１３７を対応してオン・オフ制御する
ための前記デコーダ１１０〜１１７は、上記各伝送ゲー
トに対応して隣接して配置されている。また、上記デコ
ーダ１１０〜１１７の配置方向に沿ってデコード信号線
〜が配置されている。
【００１９】図３は、図２のマルチプレクサのパターン
の一部分（デコーダ１１０、伝送ゲート１３０）を示し
ている。図中、７１はポリシリコン配線であり、７２は
ＮＭＯＳトランジスタのゲート電極（ポリシリコン配線
の一部）、７３はＰＭＯＳトランジスタのゲート電極（
ポリシリコン配線の一部）、７４はアルミニウム配線、
７５はポリシリコン配線とアルミニウム配線とのコンタ
クト部、７６はＰ＋ 拡散領域とアルミニウム配線との
コンタクト部、７７はＮ＋ 拡散領域とアルミニウム配
線とのコンタクト部である。
の一部分（デコーダ１１０、伝送ゲート１３０）を示し
ている。図中、７１はポリシリコン配線であり、７２は
ＮＭＯＳトランジスタのゲート電極（ポリシリコン配線
の一部）、７３はＰＭＯＳトランジスタのゲート電極（
ポリシリコン配線の一部）、７４はアルミニウム配線、
７５はポリシリコン配線とアルミニウム配線とのコンタ
クト部、７６はＰ＋ 拡散領域とアルミニウム配線との
コンタクト部、７７はＮ＋ 拡散領域とアルミニウム配
線とのコンタクト部である。
【００２０】即ち、デコーダ１１０のＮＭＯＳトランジ
スタおよび伝送ゲート１３０のＮＭＯＳトランジスタは
Ｐ型基板内に設けられており、このＰ型基板内のＰ＋
拡散領域８１は接地電位線（アルミニウム配線）８２に
コンタクト部７６で接続されている。デコーダ１１０の
ＰＭＯＳトランジスタおよび伝送ゲート１３０のＰＭＯ
ＳトランジスタはＰ型基板内のＮ型ウェル領域８４内に
設けられており、このＮ型ウェル領域８４内のＮ＋ 拡
散領域８５はＶｃｃ電源線（アルミニウム配線）８６に
コンタクト部７７で接続されている。デコード信号（Ｄ
Ａ、ＤＢ、ＤＣ）、（／ＤＡ、／ＤＢ、／ＤＣ）は、ポ
リシリコン配線７１およびアルミニウム配線７４を介し
て伝達される。この場合、上記デコード信号（／ＤＡ、
／ＤＢ、／ＤＣ）を伝達するポリシリコン配線７１は、
三入力ナンドゲート１１０Ａにおける直列接続された３
個のＮＭＯＳトランジスタの各ゲート電極７２および並
列接続された３個のＰＭＯＳトランジスタの各ゲート電
極７３に連なっている。この直列接続されたＮＭＯＳト
ランジスタの一端（ドレイン、Ｎ＋ 拡散領域）は、ア
ルミニウム配線７４およびポリシリコン配線７１を介し
てＣＭＯＳインバータ１１０ＢのＮＭＯＳトランジスタ
のゲート電極７２およびＰＭＯＳトランジスタのゲート
電極７３に連なっている。このＣＭＯＳインバータ１１
０ＢのＮＭＯＳトランジスタのソース（Ｎ＋ 拡散領域
）および上記三入力ナンドゲート１１０Ａの直列接続さ
れたＮＭＯＳトランジスタの他端（ソース、Ｎ＋ 拡散
領域）は、コンタクト部７７で接地電位線８２に接続さ
れている。 また、上記ＣＭＯＳインバータ１１０ＢのＰＭＯＳトラ
ンジスタのソース（Ｐ＋ 拡散領域）および上記三入力
ナンドゲート１１０Ａの並列接続されたＰＭＯＳトラン
ジスタの各ソース（Ｐ＋ 拡散領域）は、コンタクト部
７６でＶｃｃ電源線８６に接続されている。また、上記
三入力ナンドゲート１１０Ａの並列接続されたＰＭＯＳ
トランジスタの各ドレイン（Ｐ＋拡散領域）は、アルミ
ニウム配線７４およびポリシリコン配線７１を介して前
記三入力ナンドゲート１１０Ａの直列接続されたＮＭＯ
Ｓトランジスタの一端（ドレイン、Ｎ＋ 拡散領域）に
接続され、このドレイン相互接続点（出力ノード）と伝
送ゲート１３０のＰＭＯＳトランジスタ１３０ｐのゲー
ト電極７３とはデコーダ出力線１２０ｐ（アルミニウム
配線）を介して接続されている。また、前記ＣＭＯＳイ
ンバータ１１０ＢのＰＭＯＳトランジスタのドレイン（
Ｐ＋拡散領域）は、アルミニウム配線７４を介して前記
ＣＭＯＳインバータ１１０ＢのＮＭＯＳトランジスタの
ドレイン（Ｐ＋ 拡散領域）に接続され、このドレイン
相互接続点（出力ノード）と伝送ゲート１３０のＮＭＯ
Ｓトランジスタ１３０ｎのゲート電極７２とはデコーダ
出力線１２０ｎ（アルミニウム配線）を介して接続され
ている。 そして、上記伝送ゲート１３０のＮＭＯＳトランジスタ
１３０ｎおよびＰＭＯＳトランジスタ１３０ｐの各一端
は、アルミニウム配線７４により共通接続され、さらに
、入力電位Ｖａ供給用の入力電位線（アルミニウム配線
）８７に接続されている。また、上記伝送ゲート１３０
のＮＭＯＳトランジスタ１３０ｎおよびＰＭＯＳトラン
ジスタ１３０ｐの各他端は、アルミニウム配線７４によ
り共通接続され、さらに、マルチプレクサ出力線１４に
接続されている。なお、図２のマルチプレクサの回路動
作は、図１１に示した従来例のマルチプレクサと同じで
あるので説明を省略する。
スタおよび伝送ゲート１３０のＮＭＯＳトランジスタは
Ｐ型基板内に設けられており、このＰ型基板内のＰ＋
拡散領域８１は接地電位線（アルミニウム配線）８２に
コンタクト部７６で接続されている。デコーダ１１０の
ＰＭＯＳトランジスタおよび伝送ゲート１３０のＰＭＯ
ＳトランジスタはＰ型基板内のＮ型ウェル領域８４内に
設けられており、このＮ型ウェル領域８４内のＮ＋ 拡
散領域８５はＶｃｃ電源線（アルミニウム配線）８６に
コンタクト部７７で接続されている。デコード信号（Ｄ
Ａ、ＤＢ、ＤＣ）、（／ＤＡ、／ＤＢ、／ＤＣ）は、ポ
リシリコン配線７１およびアルミニウム配線７４を介し
て伝達される。この場合、上記デコード信号（／ＤＡ、
／ＤＢ、／ＤＣ）を伝達するポリシリコン配線７１は、
三入力ナンドゲート１１０Ａにおける直列接続された３
個のＮＭＯＳトランジスタの各ゲート電極７２および並
列接続された３個のＰＭＯＳトランジスタの各ゲート電
極７３に連なっている。この直列接続されたＮＭＯＳト
ランジスタの一端（ドレイン、Ｎ＋ 拡散領域）は、ア
ルミニウム配線７４およびポリシリコン配線７１を介し
てＣＭＯＳインバータ１１０ＢのＮＭＯＳトランジスタ
のゲート電極７２およびＰＭＯＳトランジスタのゲート
電極７３に連なっている。このＣＭＯＳインバータ１１
０ＢのＮＭＯＳトランジスタのソース（Ｎ＋ 拡散領域
）および上記三入力ナンドゲート１１０Ａの直列接続さ
れたＮＭＯＳトランジスタの他端（ソース、Ｎ＋ 拡散
領域）は、コンタクト部７７で接地電位線８２に接続さ
れている。 また、上記ＣＭＯＳインバータ１１０ＢのＰＭＯＳトラ
ンジスタのソース（Ｐ＋ 拡散領域）および上記三入力
ナンドゲート１１０Ａの並列接続されたＰＭＯＳトラン
ジスタの各ソース（Ｐ＋ 拡散領域）は、コンタクト部
７６でＶｃｃ電源線８６に接続されている。また、上記
三入力ナンドゲート１１０Ａの並列接続されたＰＭＯＳ
トランジスタの各ドレイン（Ｐ＋拡散領域）は、アルミ
ニウム配線７４およびポリシリコン配線７１を介して前
記三入力ナンドゲート１１０Ａの直列接続されたＮＭＯ
Ｓトランジスタの一端（ドレイン、Ｎ＋ 拡散領域）に
接続され、このドレイン相互接続点（出力ノード）と伝
送ゲート１３０のＰＭＯＳトランジスタ１３０ｐのゲー
ト電極７３とはデコーダ出力線１２０ｐ（アルミニウム
配線）を介して接続されている。また、前記ＣＭＯＳイ
ンバータ１１０ＢのＰＭＯＳトランジスタのドレイン（
Ｐ＋拡散領域）は、アルミニウム配線７４を介して前記
ＣＭＯＳインバータ１１０ＢのＮＭＯＳトランジスタの
ドレイン（Ｐ＋ 拡散領域）に接続され、このドレイン
相互接続点（出力ノード）と伝送ゲート１３０のＮＭＯ
Ｓトランジスタ１３０ｎのゲート電極７２とはデコーダ
出力線１２０ｎ（アルミニウム配線）を介して接続され
ている。 そして、上記伝送ゲート１３０のＮＭＯＳトランジスタ
１３０ｎおよびＰＭＯＳトランジスタ１３０ｐの各一端
は、アルミニウム配線７４により共通接続され、さらに
、入力電位Ｖａ供給用の入力電位線（アルミニウム配線
）８７に接続されている。また、上記伝送ゲート１３０
のＮＭＯＳトランジスタ１３０ｎおよびＰＭＯＳトラン
ジスタ１３０ｐの各他端は、アルミニウム配線７４によ
り共通接続され、さらに、マルチプレクサ出力線１４に
接続されている。なお、図２のマルチプレクサの回路動
作は、図１１に示した従来例のマルチプレクサと同じで
あるので説明を省略する。
【００２１】上記実施例のマルチプレクサによれば、複
数の伝送ゲートを直線上に配置し、この複数の伝送ゲー
トを対応してオン・オフ制御するためのデコーダを各伝
送ゲートに対応して隣接して配置している。これにより
、デコーダ群と伝送ゲート群との間の信号配線を短くし
、その配線領域を著しく減らすことが可能になり、マル
チプレクサのパターン面積が小さくて済む。
数の伝送ゲートを直線上に配置し、この複数の伝送ゲー
トを対応してオン・オフ制御するためのデコーダを各伝
送ゲートに対応して隣接して配置している。これにより
、デコーダ群と伝送ゲート群との間の信号配線を短くし
、その配線領域を著しく減らすことが可能になり、マル
チプレクサのパターン面積が小さくて済む。
【００２２】因みに、図１１に示した従来例のマルチプ
レクサのパターンのサイズは２６６μｍ×３８００μｍ
であったが、上記実施例のマルチプレクサのパターンの
サイズは７２μｍ×２６００μｍになり、上記実施例の
パターン面積は従来例と比較して０．４倍程度に減少し
た。従って、図１に示すように、同機能の多数のマルチ
プレクサを集積回路装置に搭載する場合に、チップサイ
ズの増大を抑制することが可能になる。
レクサのパターンのサイズは２６６μｍ×３８００μｍ
であったが、上記実施例のマルチプレクサのパターンの
サイズは７２μｍ×２６００μｍになり、上記実施例の
パターン面積は従来例と比較して０．４倍程度に減少し
た。従って、図１に示すように、同機能の多数のマルチ
プレクサを集積回路装置に搭載する場合に、チップサイ
ズの増大を抑制することが可能になる。
【００２３】ところで、図２のマルチプレクサにおいて
、以下に述べる（ａ）〜（ｃ）について対策を講じるこ
とが望ましい。即ち、（ａ）伝送ゲート群の近傍にデコ
ーダ群への入力信号の配線領域が必要となる。（ｂ）伝
送ゲート群の近傍にデコーダ群用の電源配線の領域が必
要となる。（ｃ）デコーダ出力が切換わる時に複数の伝
送ゲートが同時にオンする瞬間があると、出力電位供給
電源（入力電位Ｖａ〜Ｖｈ）間にノイズが発生し、この
ノイズが基板拡散を介して伝送ゲートのすぐ近傍にある
デコーダ部に伝わり、デコーダ部でラッチアップを起こ
すことがある。上記（ａ）〜（ｃ）についての対策を以
下に説明する。
、以下に述べる（ａ）〜（ｃ）について対策を講じるこ
とが望ましい。即ち、（ａ）伝送ゲート群の近傍にデコ
ーダ群への入力信号の配線領域が必要となる。（ｂ）伝
送ゲート群の近傍にデコーダ群用の電源配線の領域が必
要となる。（ｃ）デコーダ出力が切換わる時に複数の伝
送ゲートが同時にオンする瞬間があると、出力電位供給
電源（入力電位Ｖａ〜Ｖｈ）間にノイズが発生し、この
ノイズが基板拡散を介して伝送ゲートのすぐ近傍にある
デコーダ部に伝わり、デコーダ部でラッチアップを起こ
すことがある。上記（ａ）〜（ｃ）についての対策を以
下に説明する。
【００２４】（ａ）については、デコーダを構成するＭ
ＯＳトランジスタをデコーダへの入力信号の配線領域下
に形成することにより、デコーダ群への入力信号の配線
領域が無駄な領域となることはない。
ＯＳトランジスタをデコーダへの入力信号の配線領域下
に形成することにより、デコーダ群への入力信号の配線
領域が無駄な領域となることはない。
【００２５】（ｂ）については、デコーダ用の電源電位
を伝送ゲートの基板電位として供給することにより、デ
コーダ用の電源配線の領域が無駄な領域となることはな
い。しかも、このように伝送ゲートの基板電位を十分に
与えることにより、伝送ゲートの動作を安定させること
ができる。
を伝送ゲートの基板電位として供給することにより、デ
コーダ用の電源配線の領域が無駄な領域となることはな
い。しかも、このように伝送ゲートの基板電位を十分に
与えることにより、伝送ゲートの動作を安定させること
ができる。
【００２６】（ｃ）については、複数の伝送ゲートが同
時にオンすることがないようにすることと、ラッチアッ
プが生じ難いパターン配置にすることの、いずれか一方
または両方を実施することにより、複数の伝送ゲートの
同時スイッチングによるデコーダ部でのラッチアップを
防止することができる。
時にオンすることがないようにすることと、ラッチアッ
プが生じ難いパターン配置にすることの、いずれか一方
または両方を実施することにより、複数の伝送ゲートの
同時スイッチングによるデコーダ部でのラッチアップを
防止することができる。
【００２７】上記したように複数の伝送ゲートの同時ス
イッチングを防ぐには、例えば、全ての伝送ゲートを同
時にオフする機能をデコーダに持たせ、デコーダ出力が
切換わる際に必ず全ての伝送ゲートを同時にオフした後
、一つの伝送ゲートをオンさせればよい。このほかにも
、伝送ゲートのＰＭＯＳトランジスタを制御するための
デコーダの論理ゲート（三入力ナンドゲート）において
、ＰＭＯＳトランジスタの駆動能力をＮＭＯＳトランジ
スタの駆動能力よりも大きく設定し、伝送ゲートのＮＭ
ＯＳトランジスタを制御するためのデコーダの否定ゲー
ト（ＣＭＯＳインバータ）において、ＮＭＯＳトランジ
スタの駆動能力をＰＭＯＳトランジスタの駆動能力より
も大きく設定する。これにより、伝送ゲートがオフする
動作は早くなり、オンする動作は遅くなり、全ての伝送
ゲートがオフする期間が発生するので、全ての伝送ゲー
トが同時にオンすることを防ぐことができる。また、ラ
ッチアップが生じ難いパターン配置にするには、例えば
伝送ゲートの素子領域の回りを基板と同じ導電型で基板
よりも不純物濃度が濃い拡散領域で囲み、この拡散領域
を基板電位供給配線と十分に接続する。これにより、伝
送ゲートで生じたノイズを上記拡散領域を介して基板電
位供給電源へ吸収することができる。また、デコーダの
素子領域の回りも、上記伝送ゲートの回りと同様に、基
板と同じ導電型で基板よりも不純物濃度が濃い拡散領域
で囲み、この拡散領域を基板電位供給配線と十分に接続
する。これにより、デコーダの基板電位を安定にするこ
とができ、ラッチアップが生じ難くなる。
イッチングを防ぐには、例えば、全ての伝送ゲートを同
時にオフする機能をデコーダに持たせ、デコーダ出力が
切換わる際に必ず全ての伝送ゲートを同時にオフした後
、一つの伝送ゲートをオンさせればよい。このほかにも
、伝送ゲートのＰＭＯＳトランジスタを制御するための
デコーダの論理ゲート（三入力ナンドゲート）において
、ＰＭＯＳトランジスタの駆動能力をＮＭＯＳトランジ
スタの駆動能力よりも大きく設定し、伝送ゲートのＮＭ
ＯＳトランジスタを制御するためのデコーダの否定ゲー
ト（ＣＭＯＳインバータ）において、ＮＭＯＳトランジ
スタの駆動能力をＰＭＯＳトランジスタの駆動能力より
も大きく設定する。これにより、伝送ゲートがオフする
動作は早くなり、オンする動作は遅くなり、全ての伝送
ゲートがオフする期間が発生するので、全ての伝送ゲー
トが同時にオンすることを防ぐことができる。また、ラ
ッチアップが生じ難いパターン配置にするには、例えば
伝送ゲートの素子領域の回りを基板と同じ導電型で基板
よりも不純物濃度が濃い拡散領域で囲み、この拡散領域
を基板電位供給配線と十分に接続する。これにより、伝
送ゲートで生じたノイズを上記拡散領域を介して基板電
位供給電源へ吸収することができる。また、デコーダの
素子領域の回りも、上記伝送ゲートの回りと同様に、基
板と同じ導電型で基板よりも不純物濃度が濃い拡散領域
で囲み、この拡散領域を基板電位供給配線と十分に接続
する。これにより、デコーダの基板電位を安定にするこ
とができ、ラッチアップが生じ難くなる。
【００２８】図２のマルチプレクサにおいては、ラッチ
アップ対策のために、伝送ゲートの素子領域およびデコ
ーダの素子領域を基板よりも不純物濃度が濃い拡散領域
で囲み、この拡散領域をデコーダの電源配線と十分に接
続することにより基板電位の供給を強化している。
アップ対策のために、伝送ゲートの素子領域およびデコ
ーダの素子領域を基板よりも不純物濃度が濃い拡散領域
で囲み、この拡散領域をデコーダの電源配線と十分に接
続することにより基板電位の供給を強化している。
【００２９】図４は、図２のマルチプレクサの変形例に
おける１個のデコーダ１１０ａ、伝送ゲート１３０ａに
対応する部分を示している。このパターンは、図３に示
したパターンと比べて、以下に述べる点が異なり、その
他は同じである。異なる点は、デコーダ１１０ａのナン
ドゲートのＮＭＯＳトランジスタのゲート電極７２´の
幅を狭くしてその駆動能力を小さくしている点、デコー
ダ１１０ａのＣＭＯＳインバータのＰＭＯＳトランジス
タのゲート電極７３´の幅を狭くしてその駆動能力を小
さくし、デコーダ１１０ａのＣＭＯＳインバータのＮＭ
ＯＳトランジスタのゲート電極７２”の幅を広くしてそ
の駆動能力を大きくしている点である。これにより、伝
送ゲートがオフする時間が早まり、オンする時間が遅く
なり、複数の伝送ゲートが同時にオンする時間を短くす
ることができる。従って、出力電位供給電源に発生する
ノイズが小さくなり、デコーダ部でのラッチアップが生
じ難くなる。
おける１個のデコーダ１１０ａ、伝送ゲート１３０ａに
対応する部分を示している。このパターンは、図３に示
したパターンと比べて、以下に述べる点が異なり、その
他は同じである。異なる点は、デコーダ１１０ａのナン
ドゲートのＮＭＯＳトランジスタのゲート電極７２´の
幅を狭くしてその駆動能力を小さくしている点、デコー
ダ１１０ａのＣＭＯＳインバータのＰＭＯＳトランジス
タのゲート電極７３´の幅を狭くしてその駆動能力を小
さくし、デコーダ１１０ａのＣＭＯＳインバータのＮＭ
ＯＳトランジスタのゲート電極７２”の幅を広くしてそ
の駆動能力を大きくしている点である。これにより、伝
送ゲートがオフする時間が早まり、オンする時間が遅く
なり、複数の伝送ゲートが同時にオンする時間を短くす
ることができる。従って、出力電位供給電源に発生する
ノイズが小さくなり、デコーダ部でのラッチアップが生
じ難くなる。
【００３０】図５は、図２のマルチプレクサの他の実施
例について、そのパターンレイアウトに対応して回路を
示している。このマルチプレクサは、図２のマルチプレ
クサと比べて、以下に述べる点が異なり、その他は同じ
であるので図２中と同一符号を付している。異なる点は
、デコード信号ＤＤ入力用のデコード信号線１０７を追
加し、デコーダ３１０〜３１７の三入力ナンドゲートを
四入力ナンドゲート３１０Ａ〜３１７Ａに変更し、デコ
ード信号ＤＤを四入力ナンドゲート３１０Ａ〜３１７Ａ
にデコード制御信号として共通に入力している。これに
より、デコード信号ＤＤを“０”にすることにより、デ
コーダ３１０〜３１７の出力をそれぞれオフ状態にし、
伝送ゲート１３０〜１３７を全てオフすることが可能に
なる。従って、デコーダ出力が切換わる際に、必ず全て
の伝送ゲート１３０〜１３７を同時にオフした後、一つ
の伝送ゲートをオンすることができ、複数の伝送ゲート
１３０〜１３７が同時にオンする時間をなくすことがで
きる。これにより、出力電位供給電源に発生するノイズ
が小さくなり、デコーダ部３１でのラッチアップが生じ
難くなる。
例について、そのパターンレイアウトに対応して回路を
示している。このマルチプレクサは、図２のマルチプレ
クサと比べて、以下に述べる点が異なり、その他は同じ
であるので図２中と同一符号を付している。異なる点は
、デコード信号ＤＤ入力用のデコード信号線１０７を追
加し、デコーダ３１０〜３１７の三入力ナンドゲートを
四入力ナンドゲート３１０Ａ〜３１７Ａに変更し、デコ
ード信号ＤＤを四入力ナンドゲート３１０Ａ〜３１７Ａ
にデコード制御信号として共通に入力している。これに
より、デコード信号ＤＤを“０”にすることにより、デ
コーダ３１０〜３１７の出力をそれぞれオフ状態にし、
伝送ゲート１３０〜１３７を全てオフすることが可能に
なる。従って、デコーダ出力が切換わる際に、必ず全て
の伝送ゲート１３０〜１３７を同時にオフした後、一つ
の伝送ゲートをオンすることができ、複数の伝送ゲート
１３０〜１３７が同時にオンする時間をなくすことがで
きる。これにより、出力電位供給電源に発生するノイズ
が小さくなり、デコーダ部３１でのラッチアップが生じ
難くなる。
【００３１】図６は、図５のマルチプレクサのパターン
の一部分（デコーダ３１０、伝送ゲート１３０）を示し
ている。このパターンにおいては、デコード信号ＤＤが
ポリシリコン配線７１およびアルミニウム配線７４を介
して伝達される。この場合、上記ポリシリコン配線７１
は、四入力ナンドゲート３１０Ａにおける直列接続され
た４個のＮＭＯＳトランジスタのうちの１つのＮＭＯＳ
トランジスタのゲート電極７２および並列接続された４
個のＰＭＯＳトランジスタのうちの１つのＰＭＯＳトラ
ンジスタのゲート電極７３に連なっている。その他は図
３に示したパターンとほぼ同じである。
の一部分（デコーダ３１０、伝送ゲート１３０）を示し
ている。このパターンにおいては、デコード信号ＤＤが
ポリシリコン配線７１およびアルミニウム配線７４を介
して伝達される。この場合、上記ポリシリコン配線７１
は、四入力ナンドゲート３１０Ａにおける直列接続され
た４個のＮＭＯＳトランジスタのうちの１つのＮＭＯＳ
トランジスタのゲート電極７２および並列接続された４
個のＰＭＯＳトランジスタのうちの１つのＰＭＯＳトラ
ンジスタのゲート電極７３に連なっている。その他は図
３に示したパターンとほぼ同じである。
【００３２】図７は、図２のマルチプレクサのさらに他
の実施例について、そのパターンレイアウトに対応して
回路を示している。このマルチプレクサは、図２のマル
チプレクサと比べて、以下に述べる点が異なり、その他
は同じであるので図２中と同一符号を付している。異な
る点は、デコーダ４１０〜４１７の配置方向に沿って配
置された複数のデコード信号線１０１、１０２、１０３
、１０５のうちの少なくとも１本に対して、前記デコー
ダ４１０〜４１７の配置領域の途中に対応する位置にイ
ンバータ４１Ｂ〜４１Ｅが挿入されており、一部のデコ
ーダは上記インバータ４１Ｂ〜４１Ｅのいずれか１つの
入力側からデコード信号が入力し、別の一部のデコーダ
は上記インバータ回路４１Ｂ〜４１Ｅのいずれか１つの
出力側からデコード信号が入力する。具体例としては、
デコード信号として（ＤＡ、／ＤＢ、／ＤＣ）が入力し
、デコーダ部入力側でデコード信号ＤＡをインバータ４
１Ａにより反転してデコード信号／ＤＡを生成し、デコ
ーダ４１３および４１４の中間領域に対応する位置でデ
コード信号／ＤＣをインバータ４１Ｃにより反転してデ
コード信号ＤＣを生成し、デコーダ４１１および４１２
の中間領域に対応する位置でデコード信号／ＤＢをイン
バータ４１Ｂにより反転してデコード信号ＤＢを生成し
、さらに、デコーダ４１３および４１４の中間領域に対
応する位置でデコード信号ＤＢをインバータ４１Ｄによ
り反転してデコード信号／ＤＢを生成し、さらに、デコ
ーダ４１５および４１６の中間領域に対応する位置でデ
コード信号／ＤＢをインバータ４１Ｅにより反転してデ
コード信号ＤＢを生成している。このように、デコーダ
４１０〜４１７の配置領域の途中に対応する位置に配置
されたインバータによりデコード信号の反転信号を生成
することにより、デコード信号線１０１、１０２、１０
３、１０５の本数を少なくし、パターン面積の横方向の
サイズを一層小さくでき、同機能のマルチプレクサを多
数配置する場合に全体のパターン幅も小さくなる。
の実施例について、そのパターンレイアウトに対応して
回路を示している。このマルチプレクサは、図２のマル
チプレクサと比べて、以下に述べる点が異なり、その他
は同じであるので図２中と同一符号を付している。異な
る点は、デコーダ４１０〜４１７の配置方向に沿って配
置された複数のデコード信号線１０１、１０２、１０３
、１０５のうちの少なくとも１本に対して、前記デコー
ダ４１０〜４１７の配置領域の途中に対応する位置にイ
ンバータ４１Ｂ〜４１Ｅが挿入されており、一部のデコ
ーダは上記インバータ４１Ｂ〜４１Ｅのいずれか１つの
入力側からデコード信号が入力し、別の一部のデコーダ
は上記インバータ回路４１Ｂ〜４１Ｅのいずれか１つの
出力側からデコード信号が入力する。具体例としては、
デコード信号として（ＤＡ、／ＤＢ、／ＤＣ）が入力し
、デコーダ部入力側でデコード信号ＤＡをインバータ４
１Ａにより反転してデコード信号／ＤＡを生成し、デコ
ーダ４１３および４１４の中間領域に対応する位置でデ
コード信号／ＤＣをインバータ４１Ｃにより反転してデ
コード信号ＤＣを生成し、デコーダ４１１および４１２
の中間領域に対応する位置でデコード信号／ＤＢをイン
バータ４１Ｂにより反転してデコード信号ＤＢを生成し
、さらに、デコーダ４１３および４１４の中間領域に対
応する位置でデコード信号ＤＢをインバータ４１Ｄによ
り反転してデコード信号／ＤＢを生成し、さらに、デコ
ーダ４１５および４１６の中間領域に対応する位置でデ
コード信号／ＤＢをインバータ４１Ｅにより反転してデ
コード信号ＤＢを生成している。このように、デコーダ
４１０〜４１７の配置領域の途中に対応する位置に配置
されたインバータによりデコード信号の反転信号を生成
することにより、デコード信号線１０１、１０２、１０
３、１０５の本数を少なくし、パターン面積の横方向の
サイズを一層小さくでき、同機能のマルチプレクサを多
数配置する場合に全体のパターン幅も小さくなる。
【００３３】図８は、図７のマルチプレクサのパターン
の一部分（デコーダ４１０、伝送ゲート１３０）を示し
ている。このパターンにおいては、デコード信号（ＤＡ
、／ＤＢ、／ＤＣ）、デコード信号／ＤＡがポリシリコ
ン配線７１およびアルミニウム配線７４を介して伝達さ
れる。この場合、上記反転信号（／ＤＡ、／ＤＢ、／Ｄ
Ｃ）を伝達するポリシリコン配線７１は、三入力ナンド
ゲート１１０Ａにおける直列接続されたＮＭＯＳトラン
ジスタの各ゲート電極７２および並列接続されたＰＭＯ
Ｓトランジスタの各ゲート電極７３に連なっている。 その他は図３に示したパターンとほぼ同じである。
の一部分（デコーダ４１０、伝送ゲート１３０）を示し
ている。このパターンにおいては、デコード信号（ＤＡ
、／ＤＢ、／ＤＣ）、デコード信号／ＤＡがポリシリコ
ン配線７１およびアルミニウム配線７４を介して伝達さ
れる。この場合、上記反転信号（／ＤＡ、／ＤＢ、／Ｄ
Ｃ）を伝達するポリシリコン配線７１は、三入力ナンド
ゲート１１０Ａにおける直列接続されたＮＭＯＳトラン
ジスタの各ゲート電極７２および並列接続されたＰＭＯ
Ｓトランジスタの各ゲート電極７３に連なっている。 その他は図３に示したパターンとほぼ同じである。
【００３４】
【発明の効果】上述したように本発明によれば、多数の
電位を選択出力する場合でもパターン面積が小さくて済
み、同機能の多数のマルチプレクサを集積回路装置に搭
載する場合にチップサイズの増大を抑制し得るマルチプ
レクサを提供することができ、例えば液晶パネル駆動用
ＣＭＯＳ集積回路装置に適用した場合の効果は顕著であ
る。また、デコーダの電源を伝送ゲートの基板電位供給
電源と兼用することにより、伝送ゲートの基板電位を十
分に与えることができ、伝送ゲートの動作を安定させる
ことができる。
電位を選択出力する場合でもパターン面積が小さくて済
み、同機能の多数のマルチプレクサを集積回路装置に搭
載する場合にチップサイズの増大を抑制し得るマルチプ
レクサを提供することができ、例えば液晶パネル駆動用
ＣＭＯＳ集積回路装置に適用した場合の効果は顕著であ
る。また、デコーダの電源を伝送ゲートの基板電位供給
電源と兼用することにより、伝送ゲートの基板電位を十
分に与えることができ、伝送ゲートの動作を安定させる
ことができる。
【図１】本発明のマルチプレクサが多数搭載された液晶
パネル駆動用ＣＭＯＳ集積回路装置の回路ブロックおよ
び端子のパターンレイアウトを示す図。
パネル駆動用ＣＭＯＳ集積回路装置の回路ブロックおよ
び端子のパターンレイアウトを示す図。
【図２】図１中のマルチプレクサの一実施例を示す回路
図。
図。
【図３】図２のマルチプレクサのパターンの一部分を示
す図。
す図。
【図４】図２のマルチプレクサの変形例に係るパターン
の一部分を示す図。
の一部分を示す図。
【図５】図２のマルチプレクサの他の実施例を示す回路
図。
図。
【図６】図５のマルチプレクサのパターンの一部分を示
す図。
す図。
【図７】図２のマルチプレクサの他の実施例を示す回路
図。
図。
【図８】図７のマルチプレクサのパターンの一部分を示
す図。
す図。
【図９】従来の液晶パネル駆動用ＣＭＯＳ集積回路装置
に形成された液晶パネル駆動出力用の４電源を選択出力
するためのマルチプレクサを示す回路図。
に形成された液晶パネル駆動出力用の４電源を選択出力
するためのマルチプレクサを示す回路図。
【図１０】図９中のデコード信号Ｄ０、Ｄ１、入力電位
Ｖ０〜Ｖ３、マルチプレクサ出力のタイミング波形例を
示す図。
Ｖ０〜Ｖ３、マルチプレクサ出力のタイミング波形例を
示す図。
【図１１】図９のマルチプレクサの構成を利用して８つ
の異なる入力電位Ｖａ〜Ｖｈを選択出力するように構成
したマルチプレクサを示す回路図。
の異なる入力電位Ｖａ〜Ｖｈを選択出力するように構成
したマルチプレクサを示す回路図。
【図１２】図１１中のデコード信号ＤＡ、ＤＢ、ＤＣ、
入力電位Ｖａ〜Ｖｈ、マルチプレクサ出力のタイミング
波形例を示す図。
入力電位Ｖａ〜Ｖｈ、マルチプレクサ出力のタイミング
波形例を示す図。
１１、３１…デコーダ部、（１１Ａ、１１Ｂ、１１Ｃ）
…ＣＭＯＳインバータ、１４…マルチプレクサ出力線、
７１…ポリシリコン配線、７２、７２´、７２”…ＮＭ
ＯＳトランジスタのゲート電極（ポリシリコン配線の一
部）、７３、７３´…ＰＭＯＳトランジスタのゲート電
極（ポリシリコン配線の一部）、７４…アルミニウム配
線、８１…Ｐ＋ 拡散領域、８２…接地電位線（アルミ
ニウム配線）、８４…Ｎ型ウェル領域、８５…Ｎ＋ 拡
散領域、８６…Ｖｃｃ電源線（アルミニウム配線）、８
７…入力電位線、９３１〜９３ｍ、９４１〜９４ｎ…マ
ルチプレクサ１０１〜１０７…デコーダ信号線、１１０
〜１１７、１１０ａ、３１０〜３１７、４１０〜４１７
…デコーダ、（１２０ｐ、１２７ｐ）〜（１２０ｎ、１
２７ｎ）…デコーダ出力線、１１０Ａ〜１１７Ａ、４１
０Ａ〜４１７Ａ…三入力ナンドゲート、３１０Ａ〜３１
７Ａ…四入力ナンドゲート、１１０Ｂ〜１１７Ｂ…ＣＭ
ＯＳインバータ、１３０〜１３７、１３０ａ…伝送ゲー
ト、１３０ｐ〜１３７ｐ…ＰＭＯＳトランジスタ、１３
０ｎ〜１３７ｎ…ＮＭＯＳトランジスタ、（ＤＡ、ＤＢ
、ＤＣ）、（／ＤＡ、／ＤＢ、／ＤＣ）…デコード信号
。
…ＣＭＯＳインバータ、１４…マルチプレクサ出力線、
７１…ポリシリコン配線、７２、７２´、７２”…ＮＭ
ＯＳトランジスタのゲート電極（ポリシリコン配線の一
部）、７３、７３´…ＰＭＯＳトランジスタのゲート電
極（ポリシリコン配線の一部）、７４…アルミニウム配
線、８１…Ｐ＋ 拡散領域、８２…接地電位線（アルミ
ニウム配線）、８４…Ｎ型ウェル領域、８５…Ｎ＋ 拡
散領域、８６…Ｖｃｃ電源線（アルミニウム配線）、８
７…入力電位線、９３１〜９３ｍ、９４１〜９４ｎ…マ
ルチプレクサ１０１〜１０７…デコーダ信号線、１１０
〜１１７、１１０ａ、３１０〜３１７、４１０〜４１７
…デコーダ、（１２０ｐ、１２７ｐ）〜（１２０ｎ、１
２７ｎ）…デコーダ出力線、１１０Ａ〜１１７Ａ、４１
０Ａ〜４１７Ａ…三入力ナンドゲート、３１０Ａ〜３１
７Ａ…四入力ナンドゲート、１１０Ｂ〜１１７Ｂ…ＣＭ
ＯＳインバータ、１３０〜１３７、１３０ａ…伝送ゲー
ト、１３０ｐ〜１３７ｐ…ＰＭＯＳトランジスタ、１３
０ｎ〜１３７ｎ…ＮＭＯＳトランジスタ、（ＤＡ、ＤＢ
、ＤＣ）、（／ＤＡ、／ＤＢ、／ＤＣ）…デコード信号
。
Claims (10)
- 【請求項１】 半導体基板上で直線状に配置され、そ
れぞれＭＯＳトランジスタを用いて構成された複数の伝
送ゲートと、上記半導体基板上で上記複数の伝送ゲート
に対応して隣接して配置され、上記各伝送ゲートを対応
してオン・オフ制御する複数のデコーダとを具備するこ
とを特徴とするマルチプレクサ。 - 【請求項２】 請求項１記載のマルチプレクサにおい
て、前記デコーダを構成するＭＯＳトランジスタを、デ
コーダへの入力信号の配線領域下に形成してなることを
特徴とするマルチプレクサ。 - 【請求項３】 請求項１または２記載のマルチプレク
サにおいて、前記デコーダ用の電源が前記伝送ゲートの
基板電位として供給されることを特徴とするマルチプレ
クサ。 - 【請求項４】 請求項１乃至３のいずれか１項に記載
のマルチプレクサにおいて、前記各伝送ゲートの素子領
域は前記半導体基板よりも不純物濃度の濃い拡散領域で
囲まれ、この拡散領域は基板電位供給配線と接続されて
いることを特徴とするマルチプレクサ。 - 【請求項５】 請求項１乃至４のいずれか１項に記載
のマルチプレクサにおいて、前記各デコーダの素子領域
は前記半導体基板よりも不純物濃度の濃い拡散領域で囲
まれ、この拡散領域は基板電位供給配線と接続されてい
ることを特徴とするマルチプレクサ。 - 【請求項６】 請求項１乃至５のいずれか１項に記載
のマルチプレクサにおいて、前記複数のデコーダの配置
方向に沿って複数のデコード信号線が配置され、この複
数のデコード信号線のうちの１本は前記各デコーダにデ
コード制御信号線として共通に接続されていることを特
徴とするマルチプレクサ。 - 【請求項７】 請求項１乃至６のいずれか１項に記載
のマルチプレクサにおいて、前記各伝送ゲートはＣＭＯ
Ｓトランスファゲートからなり、前記各デコーダは上記
各伝送ゲートの第１導電型ＭＯＳトランジスタをオン・
オフ制御するための論理ゲートおよび上記各伝送ゲート
の第２導電型ＭＯＳトランジスタをオン・オフ制御する
ための否定ゲートを具備することを特徴とするマルチプ
レクサ。 - 【請求項８】 請求項７記載のマルチプレクサにおい
て、前記デコーダの論理ゲートは、第１導電型ＭＯＳト
ランジスタの駆動能力が第２導電型ＭＯＳトランジスタ
の駆動能力よりも大きく設定されていることを特徴とす
るマルチプレクサ。 - 【請求項９】 請求項７または８記載のマルチプレク
サにおいて、前記デコーダの否定ゲートは、第２導電型
ＭＯＳトランジスタの駆動能力が第１導電型ＭＯＳトラ
ンジスタの駆動能力よりもを大きく設定されていること
を特徴とするマルチプレクサ。 - 【請求項１０】 請求項１乃至９のいずれか１項に記
載のマルチプレクサにおいて、前記複数のデコーダの配
置方向に沿って複数のデコード信号線が配置され、この
複数のデコード信号線のうちの少なくとも１本には前記
複数のデコーダの配置領域の途中に対応する位置にイン
バータ回路が挿入されており、前記複数のデコーダの一
部は上記インバータ回路の入力側からデコード信号が入
力し、前記複数のデコーダの別の一部は上記インバータ
回路の出力側からデコード信号が入力することを特徴と
するマルチプレクサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114928A JP2977321B2 (ja) | 1991-05-20 | 1991-05-20 | マルチプレクサ |
| EP92108446A EP0514845B1 (en) | 1991-05-20 | 1992-05-19 | Multiplexer circuit less liable to malfunction |
| KR1019920008423A KR970001417B1 (ko) | 1991-05-20 | 1992-05-19 | 멀티플렉서 |
| DE69221209T DE69221209T2 (de) | 1991-05-20 | 1992-05-19 | Multiplexschaltung mit weniger Fehlerneigung |
| US07/885,363 US5327022A (en) | 1991-05-20 | 1992-05-19 | Multiplexer circuit less liable to malfunction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114928A JP2977321B2 (ja) | 1991-05-20 | 1991-05-20 | マルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343258A true JPH04343258A (ja) | 1992-11-30 |
| JP2977321B2 JP2977321B2 (ja) | 1999-11-15 |
Family
ID=14650135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114928A Expired - Lifetime JP2977321B2 (ja) | 1991-05-20 | 1991-05-20 | マルチプレクサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5327022A (ja) |
| EP (1) | EP0514845B1 (ja) |
| JP (1) | JP2977321B2 (ja) |
| KR (1) | KR970001417B1 (ja) |
| DE (1) | DE69221209T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410192A (en) * | 1992-07-09 | 1995-04-25 | Kabushiki Kaisha Toshiba | Potential data selection circuit |
| US6437632B1 (en) | 1999-06-03 | 2002-08-20 | Nec Corporation | Signal selecting circuit |
| JP2011224977A (ja) * | 2010-04-01 | 2011-11-10 | Canon Inc | 記録ヘッド |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438295A (en) * | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
| JP3139892B2 (ja) * | 1993-09-13 | 2001-03-05 | 株式会社東芝 | データ選択回路 |
| US5773995A (en) * | 1996-04-22 | 1998-06-30 | Motorola, Inc. | Digital multiplexer circuit |
| US7409659B2 (en) * | 2004-11-12 | 2008-08-05 | Agere Systems Inc. | System and method for suppressing crosstalk glitch in digital circuits |
| US7378879B1 (en) * | 2005-06-20 | 2008-05-27 | Lattice Semiconductor Corporation | Decoding systems and methods |
| JP2008042343A (ja) * | 2006-08-02 | 2008-02-21 | Nec Electronics Corp | スイッチ回路およびスイッチ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131559A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | 半導体装置 |
| JPH01135231A (ja) * | 1987-11-20 | 1989-05-26 | Fujitsu Ten Ltd | 多チャンネルａ／ｄ変換器 |
| JPH024011A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | アナログスイッチ回路 |
| JPH03108750A (ja) * | 1989-06-26 | 1991-05-08 | Nec Corp | 半導体記憶集積回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4427978A (en) * | 1981-08-31 | 1984-01-24 | Marshall Williams | Multiplexed liquid crystal display having a gray scale image |
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| US4598388A (en) * | 1985-01-22 | 1986-07-01 | Texas Instruments Incorporated | Semiconductor memory with redundant column circuitry |
| US4642798A (en) * | 1985-10-01 | 1987-02-10 | Intel Corporation | CMOS E2 PROM decoding circuit |
| EP0444602B1 (en) * | 1990-02-26 | 1996-05-15 | Nec Corporation | Decoder circuit |
-
1991
- 1991-05-20 JP JP3114928A patent/JP2977321B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-19 US US07/885,363 patent/US5327022A/en not_active Expired - Lifetime
- 1992-05-19 DE DE69221209T patent/DE69221209T2/de not_active Expired - Fee Related
- 1992-05-19 EP EP92108446A patent/EP0514845B1/en not_active Expired - Lifetime
- 1992-05-19 KR KR1019920008423A patent/KR970001417B1/ko not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131559A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | 半導体装置 |
| JPH01135231A (ja) * | 1987-11-20 | 1989-05-26 | Fujitsu Ten Ltd | 多チャンネルａ／ｄ変換器 |
| JPH024011A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | アナログスイッチ回路 |
| JPH03108750A (ja) * | 1989-06-26 | 1991-05-08 | Nec Corp | 半導体記憶集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410192A (en) * | 1992-07-09 | 1995-04-25 | Kabushiki Kaisha Toshiba | Potential data selection circuit |
| US6437632B1 (en) | 1999-06-03 | 2002-08-20 | Nec Corporation | Signal selecting circuit |
| JP2011224977A (ja) * | 2010-04-01 | 2011-11-10 | Canon Inc | 記録ヘッド |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0514845A3 (ja) | 1995-02-15 |
| KR920022561A (ko) | 1992-12-19 |
| DE69221209D1 (de) | 1997-09-04 |
| EP0514845B1 (en) | 1997-07-30 |
| JP2977321B2 (ja) | 1999-11-15 |
| KR970001417B1 (ko) | 1997-02-06 |
| US5327022A (en) | 1994-07-05 |
| DE69221209T2 (de) | 1998-01-02 |
| EP0514845A2 (en) | 1992-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0479136B2 (ja) | ||
| JP2002203397A (ja) | シフトレジスタ回路、表示装置およびイメージセンサ | |
| JPH04343258A (ja) | マルチプレクサ | |
| WO1992002052A1 (fr) | Circuit integre principal a semi-conducteur en tranche | |
| TW333710B (en) | The semiconductor IC device | |
| KR970001839B1 (ko) | 집적회로 | |
| JPH1197998A (ja) | 出力回路 | |
| JPH0630377B2 (ja) | 半導体集積回路装置 | |
| TW200409290A (en) | Clock signal transmission circuit | |
| JPH0795017A (ja) | レベルシフタ | |
| JP2002026231A (ja) | 半導体システムおよび半導体装置 | |
| JPS63292647A (ja) | 半導体集積回路装置 | |
| TW200533066A (en) | High voltage CMOS switch with reduced high voltage junction stresses | |
| KR100309923B1 (ko) | Nmos인버터,nmos3상태인버터,nmosnand게이트,및이들을포함하는비결정실리콘박막트랜지스터액정표시장치게이트구동회로 | |
| EP1132963A1 (en) | Semiconductor integrated circuit | |
| JPH023279A (ja) | 相補型ｍｉｓマスタスライスｌｓｉの基本セル | |
| JP3832600B2 (ja) | 走査回路および画像表示装置 | |
| JPH0982929A (ja) | 半導体集積回路 | |
| JPH10200817A5 (ja) | ||
| JPH04336812A (ja) | デジタル回路装置 | |
| JPH10239660A5 (ja) | ||
| JPH0353715A (ja) | 出力バッファ回路 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPH09153551A (ja) | 半導体装置 | |
| KR0169393B1 (ko) | 액정표시장치의 세그먼트 구동용 멀티 레벨 출력회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070910 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 12 |