JPH024012A - 電位レベル変換装置 - Google Patents
電位レベル変換装置Info
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- JPH024012A JPH024012A JP63318361A JP31836188A JPH024012A JP H024012 A JPH024012 A JP H024012A JP 63318361 A JP63318361 A JP 63318361A JP 31836188 A JP31836188 A JP 31836188A JP H024012 A JPH024012 A JP H024012A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は一般的には集積回路に関するものであって、さ
らに詳細にはＥＣＬ論理レベルを０ＭＯ８論理レベルへ
変換するための高速電圧レベル変換装置及び方法に関す
るものである。
らに詳細にはＥＣＬ論理レベルを０ＭＯ８論理レベルへ
変換するための高速電圧レベル変換装置及び方法に関す
るものである。
（従来の技術）
Ｅ ＣＬから０ＭＯ８への電圧レベル変換器は、Ｅ Ｃ
１回路から０Ｍ０３回路への入力を許容するために、デ
ジタル回路設計において用いられている。高、低の論理
レベルに対応する電圧がＥＣＬと０ＭＯ８とで異なるた
め、ＥＣＬからの入力電圧は０ＭＯ８によって理解され
ることのできるレベルへシフトされねばならない。ＥＣ
ＬＮ圧をシフトした後で、０ＭＯ８の「トリップ点」す
なわち０ＭＯ８が高と低の論理レベルを区別する電圧レ
ベルがＥＣＬ論理レベルの高、低の遷移の中央部に来る
ようにという雑音裕度と回路速度を検討することが重要
である。
１回路から０Ｍ０３回路への入力を許容するために、デ
ジタル回路設計において用いられている。高、低の論理
レベルに対応する電圧がＥＣＬと０ＭＯ８とで異なるた
め、ＥＣＬからの入力電圧は０ＭＯ８によって理解され
ることのできるレベルへシフトされねばならない。ＥＣ
ＬＮ圧をシフトした後で、０ＭＯ８の「トリップ点」す
なわち０ＭＯ８が高と低の論理レベルを区別する電圧レ
ベルがＥＣＬ論理レベルの高、低の遷移の中央部に来る
ようにという雑音裕度と回路速度を検討することが重要
である。
従来技術のＥＣＬ−ＣＭＯＳレベルシフタは、ＥＣＬ回
路から０Ｍ０８回路へ信号を通過させるために用いられ
るＣＭＯ８電流ミラー差初対に主として依存して、遅い
という欠点を有していた。
路から０Ｍ０８回路へ信号を通過させるために用いられ
るＣＭＯ８電流ミラー差初対に主として依存して、遅い
という欠点を有していた。
速度はＥＣＬ装置の主要な利点であるため、電圧レベル
シフタの速度が遅いというのは重大な問題である。
シフタの速度が遅いというのは重大な問題である。
従って、産業界において、高速でかつＥＣＬ−Ｂｉ Ｃ
ＭＯ８集積回路とコンパチブルであるＥ ＣＬ −ＣＭ
ＯＳレベルシフタを開発づる必要が生じてきた。
ＭＯ８集積回路とコンパチブルであるＥ ＣＬ −ＣＭ
ＯＳレベルシフタを開発づる必要が生じてきた。
（発明の要約）
本発明に従えば、従来のＥＣＬ−ＣＭＯＳレベルシフタ
に付随していた問題点、欠点を本質的に排除もしくは防
止するＥ ＣＬ −ＣＭ ＯＳレベルシフタの方法と装
置が得られる。
に付随していた問題点、欠点を本質的に排除もしくは防
止するＥ ＣＬ −ＣＭ ＯＳレベルシフタの方法と装
置が得られる。
本発明のＥＣＬ−ＣＭＯＳレベルシフタはＥＣＬバッフ
ァへ直接つながれたＣＭＯＳインバータを使用している
。抵抗体での電圧降下が、ＣＭＯＳインバータのトリッ
プ点がＥＣＬバッファの電圧出力の半分のところにくる
ように設定される。このことによって最大の雑音裕度と
速度が保証される。
ァへ直接つながれたＣＭＯＳインバータを使用している
。抵抗体での電圧降下が、ＣＭＯＳインバータのトリッ
プ点がＥＣＬバッファの電圧出力の半分のところにくる
ように設定される。このことによって最大の雑音裕度と
速度が保証される。
本発明は、ＣＭＯＳインバータのトリップ点がＥＣｌ−
電圧振幅の中間点に信頼性高く設定されるという技術的
な利点を与える。ＣＭＯＳインバータが、０ＭＯ８電流
ミラーを経由してでなく直接にＥＣＬへつながれている
ため、この回路の速度は大幅に向上している。
電圧振幅の中間点に信頼性高く設定されるという技術的
な利点を与える。ＣＭＯＳインバータが、０ＭＯ８電流
ミラーを経由してでなく直接にＥＣＬへつながれている
ため、この回路の速度は大幅に向上している。
本発明をより完全に理解し、その長所を理解するために
、以下に、図面を参照した詳細な説明を述べる。
、以下に、図面を参照した詳細な説明を述べる。
（実施例）
本発明の好適実施例は第１図から第６図を参照すること
で最らよ＜ ＩＩＩ！解できる。これらのｌ・１１＋（
ｕ １．：おいては同様な、あるいは対応する要素には
同様の参照番号が与えられている。
で最らよ＜ ＩＩＩ！解できる。これらのｌ・１１＋（
ｕ １．：おいては同様な、あるいは対応する要素には
同様の参照番号が与えられている。
第１図は、本発明のＥ ＣＬ −ＣＭ ＯＳ電１ルベル
シックの第１の実施例についての回路図を示す。
シックの第１の実施例についての回路図を示す。
ＥＣＬバッファは、ベースへつながったＥＣＬ入力１１
とコレクタへつながったＣＣを有する第１のＮＰＮトラ
ンジスタを含んでいる。ＥＣＬ回路においては、Ｖ は
Ｏボルトでアース（■［Ｅ）はＣ ５，２ボルトに等しい。このＮＰＮトランジスタ１０の
エミッタは第２のＮＰＮトランジスタ１２のコレクタと
第３のＮＰＮＩ−ランジスタ１４のベースへつながれて
いる。第３のＮＰＮトランジスタ１４のコレクタは、値
Ｒを持つ抵抗１６を経由して。０へつながれている。第
４のＮＰＮｉ−ランジスタ１８もまたそのコレクタを、
１ｉｌｌＲを持つ抵抗２０を経由して■、。へつながれ
ている。第３及び第４のＮ１つＮトランジスク１４及び
１８の１ミツタは第５のＮ Ｐ Ｎ ｔ−ランジスタ２
２の］レクタへつながれている。第２及び第５のトラン
ジスタ１２ハＵ２２のベースはＩＣＩ市火１．を使２４
へつながれている。
とコレクタへつながったＣＣを有する第１のＮＰＮトラ
ンジスタを含んでいる。ＥＣＬ回路においては、Ｖ は
Ｏボルトでアース（■［Ｅ）はＣ ５，２ボルトに等しい。このＮＰＮトランジスタ１０の
エミッタは第２のＮＰＮトランジスタ１２のコレクタと
第３のＮＰＮＩ−ランジスタ１４のベースへつながれて
いる。第３のＮＰＮトランジスタ１４のコレクタは、値
Ｒを持つ抵抗１６を経由して。０へつながれている。第
４のＮＰＮｉ−ランジスタ１８もまたそのコレクタを、
１ｉｌｌＲを持つ抵抗２０を経由して■、。へつながれ
ている。第３及び第４のＮ１つＮトランジスク１４及び
１８の１ミツタは第５のＮ Ｐ Ｎ ｔ−ランジスタ２
２の］レクタへつながれている。第２及び第５のトラン
ジスタ１２ハＵ２２のベースはＩＣＩ市火１．を使２４
へつながれている。
第４のＮＰＮトランジスタ１８のコレクタは第６のＮＰ
Ｎトランジスタ２６のベースへつながれている。第４の
ＮＰＮトランジスタ１８のベースはＥＣＬ電圧基準２８
へつながれている。第６のＮＰＮトランジスタ２６のコ
レクタはＶ。０へつながれ、第６のＮＰＮｉ−ランジス
タ２６のエミッタは第７のＮＰＮのトランジスタ３０の
コレクタとベースへつながれている。第７のＮＰＮｔ−
ランジスタ３０のエミッタは抵抗３６を経由してＣＭＯ
Ｓインバータ３４のＣＭＯ８人カ節３２へつながれてい
る。入力節３２はまた第８のＮＰＮトランジスタ３８の
コレクタへつながれ、この第８のＮＰＮＩ−ランジスタ
のエミッタはアースへつながれている。
Ｎトランジスタ２６のベースへつながれている。第４の
ＮＰＮトランジスタ１８のベースはＥＣＬ電圧基準２８
へつながれている。第６のＮＰＮトランジスタ２６のコ
レクタはＶ。０へつながれ、第６のＮＰＮｉ−ランジス
タ２６のエミッタは第７のＮＰＮのトランジスタ３０の
コレクタとベースへつながれている。第７のＮＰＮｔ−
ランジスタ３０のエミッタは抵抗３６を経由してＣＭＯ
Ｓインバータ３４のＣＭＯ８人カ節３２へつながれてい
る。入力節３２はまた第８のＮＰＮトランジスタ３８の
コレクタへつながれ、この第８のＮＰＮＩ−ランジスタ
のエミッタはアースへつながれている。
電流基準３９は第８のＮＰＮＩ−ランジスタ３８のベー
スを駆動する。電流基準３つは、ベースをＥＣＬ電流基
準２４へつながれ、コレクタを伯Ｒ／２を持つ抵抗４２
を経由してｖＣＣへつながれた第９のＮＰＮトランジス
タ４０を含んでいる。
スを駆動する。電流基準３つは、ベースをＥＣＬ電流基
準２４へつながれ、コレクタを伯Ｒ／２を持つ抵抗４２
を経由してｖＣＣへつながれた第９のＮＰＮトランジス
タ４０を含んでいる。
第９のＮＰＮトランジスタ４０のコレクタはまた第１０
のＮＰＮトランジスタ４４のベースへつながれており、
この第１０のＮＰＮトランジスタ４４はその］レクタを
ＶＣＣへつながれ、そのエミッタを第１１のＮＰＮｉ−
ランジスタ４６のベースとコレクタへつながれている。
のＮＰＮトランジスタ４４のベースへつながれており、
この第１０のＮＰＮトランジスタ４４はその］レクタを
ＶＣＣへつながれ、そのエミッタを第１１のＮＰＮｉ−
ランジスタ４６のベースとコレクタへつながれている。
第１１のＮＰＮｔ−ランジスタ４６のエミッタは、抵抗
３６の抵抗値に等しい値を持つ抵抗５０を経由して節４
８へつながれている。節４８はＣＭＯＳインバータ５２
の入力へつながれ、ＣＭＯＳインバータ５２の出力はＰ
チャネルトランジスタ５４のゲートとＮチャネルトラン
ジスタ５６のゲートへつながれている。
３６の抵抗値に等しい値を持つ抵抗５０を経由して節４
８へつながれている。節４８はＣＭＯＳインバータ５２
の入力へつながれ、ＣＭＯＳインバータ５２の出力はＰ
チャネルトランジスタ５４のゲートとＮチャネルトラン
ジスタ５６のゲートへつながれている。
Ｐチャネルトランジスタ５４のソースは■。０へつなが
れ、Ｐチャネルトラジスタ５４のドレインは第１２のＮ
ＰＮトランジスタ５８のベースへつながれている。第１
２のＮＰＮトランジスタ５８のコレクタはＶ。Ｃへつな
がれ、第１２のＮＰＮトランジスタ５８のエミッタは第
１３のＮＰＮトランジスタ６０、第１４のＮＰＮトラン
ジスタ６２、第８のＮＰＮトランジスタ３８のそれぞれ
のベースへつながれている。第１３のＮＰＮトランジス
タ６０のコレクタは第１２のＮＰＮトランジスタ５８の
ベースへつながれ、第１３のＮＰＮトランジスタ６０の
１ミツタはアースへつながれている。
れ、Ｐチャネルトラジスタ５４のドレインは第１２のＮ
ＰＮトランジスタ５８のベースへつながれている。第１
２のＮＰＮトランジスタ５８のコレクタはＶ。Ｃへつな
がれ、第１２のＮＰＮトランジスタ５８のエミッタは第
１３のＮＰＮトランジスタ６０、第１４のＮＰＮトラン
ジスタ６２、第８のＮＰＮトランジスタ３８のそれぞれ
のベースへつながれている。第１３のＮＰＮトランジス
タ６０のコレクタは第１２のＮＰＮトランジスタ５８の
ベースへつながれ、第１３のＮＰＮトランジスタ６０の
１ミツタはアースへつながれている。
第１４のＮＰＮトランジスタ６２のコレクタは節４８へ
つながれ、第１４のＮＰＮのトランジスタ６２のエミッ
タはアースへつながれている。
つながれ、第１４のＮＰＮのトランジスタ６２のエミッ
タはアースへつながれている。
第１図の回路図から明らかなように、入力節３２におけ
る電圧は、第４のＮＰＮトランジスタ１８のコレクタの
電圧（以下Ｖ と呼ぶ）から第Ｑ４ ６及び第７のＮＰＮトランジスタ２６及び３０のベース
−エミッタ電圧と抵抗３６の両端の電圧を引いたもので
ある。従って、入力節３２の電圧は次式で表わされる。
る電圧は、第４のＮＰＮトランジスタ１８のコレクタの
電圧（以下Ｖ と呼ぶ）から第Ｑ４ ６及び第７のＮＰＮトランジスタ２６及び３０のベース
−エミッタ電圧と抵抗３６の両端の電圧を引いたもので
ある。従って、入力節３２の電圧は次式で表わされる。
Ｖ、 ＝Ｖ−２Ｖｂ、−ＶＲＲ１ｆｌ）＋ｎ ＣＯ
２ ここで■ｂｏはバイポーラベース−１ミツタ電圧、Ｖｌ
ＩＲｌは抵抗３６の電圧降下、 ■ＣＱ４は第４のトランジスタ１８のコレクタにおける
電圧レベルである。
２ ここで■ｂｏはバイポーラベース−１ミツタ電圧、Ｖｌ
ＩＲｌは抵抗３６の電圧降下、 ■ＣＱ４は第４のトランジスタ１８のコレクタにおける
電圧レベルである。
第２ａ図に示すように、ＶＣＱ４はＥＣＬ入力電圧の遷
移に追随する。このコレクタ電圧の条幅は次式で表わさ
れる。
移に追随する。このコレクタ電圧の条幅は次式で表わさ
れる。
ＶＣＱ４ ｓｗｉｎｇ ＝ ［Ｘ Ｒｆ２）ｅに
こでＩ。Ｃは第５の抵抗２２を流れるＥＣＬＩ準電流で
ある。
ある。
第２ｂ図は、論理レベル遷移を示すＶ。ｏ４の信号と、
それに対応する２Ｖ、。＋ＶＲＲ１の電圧降下後の節３
２の信号とを示している。速度と雑音裕度を最大にする
ためには、入力節３２における電圧は、■ＣＱ４がＥＣ
Ｌ論理レベルの中間点に来た時に、ＣＭＯＳインバータ
３４のトリップ点にあるべきである。■ と入力節３
２との間のこのＣＯ２ 関係を達成するために、抵抗３６の電圧降十は次である
べきである。
それに対応する２Ｖ、。＋ＶＲＲ１の電圧降下後の節３
２の信号とを示している。速度と雑音裕度を最大にする
ためには、入力節３２における電圧は、■ＣＱ４がＥＣ
Ｌ論理レベルの中間点に来た時に、ＣＭＯＳインバータ
３４のトリップ点にあるべきである。■ と入力節３
２との間のこのＣＯ２ 関係を達成するために、抵抗３６の電圧降十は次である
べきである。
Ｖ ＝Ｖ −Ｖ 、−２Ｖ −Ｖ１’ｔＲＩ
ＣＣｔｒｌｐ ｂｅ ＣＯ２５Ｗｉｎ（
］ ／２ここでＶｔｒｉｐはＣＭＯＳインバータ３４の
トリップ点である。
ＣＣｔｒｌｐ ｂｅ ＣＯ２５Ｗｉｎ（
］ ／２ここでＶｔｒｉｐはＣＭＯＳインバータ３４の
トリップ点である。
抵抗３６を通る電流は第８のＮＰＮトランジスタ３８に
よって制御される。抵抗３６を通る電流を制御すること
によって、この抵抗での電圧降下を強制的に式（３）を
満たす値にすることができる。
よって制御される。抵抗３６を通る電流を制御すること
によって、この抵抗での電圧降下を強制的に式（３）を
満たす値にすることができる。
第１図に示した回路の特徴は、第８のトランジスタ３８
を通る電流を適正な値に保つための、ＣＡＣＣ（ＣＭＯ
３増幅電流変換）と名づけられた電流基準３９を有して
いることである。ＣＡＣＣは、抵抗４２のコレクタ電圧
を。Ｑ４５ＷＩＮＧの半分に設定することによって、そ
の機能を発揮する。
を通る電流を適正な値に保つための、ＣＡＣＣ（ＣＭＯ
３増幅電流変換）と名づけられた電流基準３９を有して
いることである。ＣＡＣＣは、抵抗４２のコレクタ電圧
を。Ｑ４５ＷＩＮＧの半分に設定することによって、そ
の機能を発揮する。
このことは、第５のトランジスタ２２と同じ電流で第９
のトランジスタ４０を駆動することによって行われる。
のトランジスタ４０を駆動することによって行われる。
一方抵抗４２は抵抗２０の抵抗値の半分の抵抗値を持っ
ている。、ＣＡＣＣのトランジスタ４４．４６．６２は
ＥＣＬバッファのトランジスタ２６．３０．３８に対応
している。抵抗５０は抵抗３６と同じ抵抗値を持つ。従
って、節４８の電圧は次式に等しい。
ている。、ＣＡＣＣのトランジスタ４４．４６．６２は
ＥＣＬバッファのトランジスタ２６．３０．３８に対応
している。抵抗５０は抵抗３６と同じ抵抗値を持つ。従
って、節４８の電圧は次式に等しい。
Ｖｎｏｄｅ ４８ ｃｃ ＣＯ２ｓｗｉｎｇ
／２−＝Ｖ −Ｖ ２ Ｖ ｂｅ−Ｖ 、Ｒ２ｆ４） ＣＡＣＣインバータ５２はＣＭＯＳインバータ３４と同
じトリップ点を有している。ＣＡＣＣインバータ５２の
出力は、インバータ５２のトリップ点に節４８を保持す
るよう作動する節４８へつながる帰還路を有するＮチャ
ネルトランジスタ５６とＰチャネルトランジスタ５４へ
つながれている。もしインバータ５２の出力が高論理レ
ベルにあれば、Ｐチャネルトランジスタ５４はターンオ
゛フし、第１２のトランジスタ５８のベースを引き下げ
、第１４のトランジスタ６２を通る電流を減少させて、
従って第８のトランジスタ３８を通る電流を減少させる
。トランジスタ６２と３８を通る電流を減らすことによ
って、各々の抵抗４８と３６の電圧降下が減少し、それ
によってＣＡＣＣインバータ５２の入力がそのトリップ
点になるまで節４８と３２の電圧を増大させる。同様に
、もしＣＡＣＣインバータ５２の出力が低論理レベルに
あれば、Ｐチャネルトランジスタ５４がターンオンし、
それによって第１２のトランジスタ５８を通る電流を駆
動して、第１４と第８のトランジスタ６２．３８のベー
スへ電流を流し、ｆｌｉ４８と３２の電圧を減少させる
。
／２−＝Ｖ −Ｖ ２ Ｖ ｂｅ−Ｖ 、Ｒ２ｆ４） ＣＡＣＣインバータ５２はＣＭＯＳインバータ３４と同
じトリップ点を有している。ＣＡＣＣインバータ５２の
出力は、インバータ５２のトリップ点に節４８を保持す
るよう作動する節４８へつながる帰還路を有するＮチャ
ネルトランジスタ５６とＰチャネルトランジスタ５４へ
つながれている。もしインバータ５２の出力が高論理レ
ベルにあれば、Ｐチャネルトランジスタ５４はターンオ
゛フし、第１２のトランジスタ５８のベースを引き下げ
、第１４のトランジスタ６２を通る電流を減少させて、
従って第８のトランジスタ３８を通る電流を減少させる
。トランジスタ６２と３８を通る電流を減らすことによ
って、各々の抵抗４８と３６の電圧降下が減少し、それ
によってＣＡＣＣインバータ５２の入力がそのトリップ
点になるまで節４８と３２の電圧を増大させる。同様に
、もしＣＡＣＣインバータ５２の出力が低論理レベルに
あれば、Ｐチャネルトランジスタ５４がターンオンし、
それによって第１２のトランジスタ５８を通る電流を駆
動して、第１４と第８のトランジスタ６２．３８のベー
スへ電流を流し、ｆｌｉ４８と３２の電圧を減少させる
。
第１２のトランジスタ５８とＮチャネルトランジスタ５
６は、２個以上のＥＣＬバツノアへつなぐ場合に、基準
出力レベルを安定に保つために電流を供給する。
６は、２個以上のＥＣＬバツノアへつなぐ場合に、基準
出力レベルを安定に保つために電流を供給する。
節４８における電圧が強制的にＶｔｒｉｐになるため、
式（４）は次のように古き換えられる。
式（４）は次のように古き換えられる。
ｔｒｉｏ ｃｃ ｃｏ４ｓｗｉｎｇ ／２−■
・＝Ｖ −Ｖ ２Ｖｂｅ−ＶＲＲ２ または Ｖ＝Ｖ−Ｖ ・−２Ｖ 、８− ＲＲ２ｃｃ ｔｒＨ ＶＣＱ４ ｓｗｉｎｇ ／２ｆ５） 第１４のトランジスタ６２を通る電流は第８のトランジ
スタ３８を通る電流に等しいので、抵抗３６の電圧降下
は抵抗５０の電圧降下に等しく、従って式（３）で望み
の結果が得られる。
・＝Ｖ −Ｖ ２Ｖｂｅ−ＶＲＲ２ または Ｖ＝Ｖ−Ｖ ・−２Ｖ 、８− ＲＲ２ｃｃ ｔｒＨ ＶＣＱ４ ｓｗｉｎｇ ／２ｆ５） 第１４のトランジスタ６２を通る電流は第８のトランジ
スタ３８を通る電流に等しいので、抵抗３６の電圧降下
は抵抗５０の電圧降下に等しく、従って式（３）で望み
の結果が得られる。
第３図は、ＢＡＣＩＴ（バイポーラ増幅ＣＭＯＳインバ
ータトリップ点）と名づけられた電流源を備えた、本発
明の第２の実施例を示している。ＢＡＣＩＴ電流基準回
路がＣＡＣＣ電流基準回路と異なる点は、インバータ５
２がＰチャネルトランジスタ５４へつながれず、ＮＰＮ
トランジスタ６４，６６．６８とＰチャネルトランジス
タ７０を含む差動対へつながれている点である。
ータトリップ点）と名づけられた電流源を備えた、本発
明の第２の実施例を示している。ＢＡＣＩＴ電流基準回
路がＣＡＣＣ電流基準回路と異なる点は、インバータ５
２がＰチャネルトランジスタ５４へつながれず、ＮＰＮ
トランジスタ６４，６６．６８とＰチャネルトランジス
タ７０を含む差動対へつながれている点である。
インバータ５２の入力はその出力へつながれて、それに
よってトランジスタ６４のベースの電圧をインバータ５
２のＶ 、へ安定化している。トラｒｌｐ ンジスタ６４のコレクタはＶ。Ｃへつながれ、トランジ
スタ６４のエミッタはトランジスタ６８のエミッタとト
ランジスタ６６の］レクタへつながれている。トランジ
スタ６８のコレクタはＰチャネルトランジスタ７０のゲ
ートとドレインへつながれ、またＰチャネルトランジス
タ５４とＮチャネルトランジスタ５６のゲートへつなが
れている。
よってトランジスタ６４のベースの電圧をインバータ５
２のＶ 、へ安定化している。トラｒｌｐ ンジスタ６４のコレクタはＶ。Ｃへつながれ、トランジ
スタ６４のエミッタはトランジスタ６８のエミッタとト
ランジスタ６６の］レクタへつながれている。トランジ
スタ６８のコレクタはＰチャネルトランジスタ７０のゲ
ートとドレインへつながれ、またＰチャネルトランジス
タ５４とＮチャネルトランジスタ５６のゲートへつなが
れている。
Ｐチャネルトランジスタ７０のソースは■。Ｃへつなが
れている。トランジスタ６６のベースはＥＣＬ電流基準
２４へつながれ、トランジスタ６６のエミッタはＶＥＥ
へつながれている。
れている。トランジスタ６６のベースはＥＣＬ電流基準
２４へつながれ、トランジスタ６６のエミッタはＶＥＥ
へつながれている。
動作時には、ＮＰＮトランジスタ６４のベースは、イン
バータの出力と入力間の帰還路のために、Ｖｔｒｉｐへ
設定される。節４８がトランジスタ６４のベースよりも
高い電圧を有しており、従ってＰチャネルトランジスタ
５４はより深くターンオンし、それによってトランジス
タ６４を通る電流を増大させ、節４８の電圧を減少させ
る。トランジスタ５６．５８．６０の動作は第１図に述
べたＣＡＣＣ電流基準回路におけるそれと同じである。
バータの出力と入力間の帰還路のために、Ｖｔｒｉｐへ
設定される。節４８がトランジスタ６４のベースよりも
高い電圧を有しており、従ってＰチャネルトランジスタ
５４はより深くターンオンし、それによってトランジス
タ６４を通る電流を増大させ、節４８の電圧を減少させ
る。トランジスタ５６．５８．６０の動作は第１図に述
べたＣＡＣＣ電流基準回路におけるそれと同じである。
第４図は第１図と第３図の回路の変形を示しており、そ
こにおいてトランジスタ７２はトランジスタ２６と並列
につながれ、そのベースを第２のＥＣＬ入カフ４へつな
がれている。この構成において、この回路はＥＣＬ
ＮＯＲゲートとして動作し、０ＭＯ８出力を有している
。
こにおいてトランジスタ７２はトランジスタ２６と並列
につながれ、そのベースを第２のＥＣＬ入カフ４へつな
がれている。この構成において、この回路はＥＣＬ
ＮＯＲゲートとして動作し、０ＭＯ８出力を有している
。
本発明は、ＥＣＬ電圧がＣＭＯＳインバータへＭ接へ与
えられることでこの回路を非常に高速なものとするとい
う技術的利点を有している。更に、本発明の電流基準回
路は、ＣＭＯＳインバータのトリップ点が論理レベル間
の電圧振幅の中央または別の中間点へ設定されることを
保証する。従って、この回路の速度は雑音裕度と同様に
最大化される。
えられることでこの回路を非常に高速なものとするとい
う技術的利点を有している。更に、本発明の電流基準回
路は、ＣＭＯＳインバータのトリップ点が論理レベル間
の電圧振幅の中央または別の中間点へ設定されることを
保証する。従って、この回路の速度は雑音裕度と同様に
最大化される。
第５図と第６図は、より大きいインバータ３４を使える
ようにし、それによってレベル変換の速度を増大させた
別の実施例を承り。第５図と第６図の回路は、処理制御
の問題を生ずる抵抗３６の減少を伴なうことなく、イン
バータ３４の入力により大きい電流を供給する。
ようにし、それによってレベル変換の速度を増大させた
別の実施例を承り。第５図と第６図の回路は、処理制御
の問題を生ずる抵抗３６の減少を伴なうことなく、イン
バータ３４の入力により大きい電流を供給する。
第５図において、第６のトランジスタ２６のコレクタは
抵抗３６の第１の端子へつながれている。
抵抗３６の第１の端子へつながれている。
この抵抗３６の第２の端子は第７のトランジスタ３００
ベースと第８の１へランジスタ３８のコレクタへつなが
れている。第７のトランジスタ３０のコレクタはＶ へ
つながれ、第７のトランジスタＣ ３０のエミッタはインバータ３４の入力と電流源７６へ
とつながれている。
ベースと第８の１へランジスタ３８のコレクタへつなが
れている。第７のトランジスタ３０のコレクタはＶ へ
つながれ、第７のトランジスタＣ ３０のエミッタはインバータ３４の入力と電流源７６へ
とつながれている。
第５図の回路は、抵抗３６の第２の端子の電圧がトラン
ジスタ３ｏを駆動するため、インバータ３４０入力にＪ
ｊいてより人さい電流を供給りる。
ジスタ３ｏを駆動するため、インバータ３４０入力にＪ
ｊいてより人さい電流を供給りる。
第８図の回路に３３いて、第７のトランジスタ３０が回
路から取り除かれ、従って抵抗３６は第６のトランジス
タＪ ２６ ＋７） ｒミックへ１’Ｊ Ｉｇつへｌメ
れ（いる。従って、抵抗３６にお（〕る電圧降下１．！
ｖｂ８１個分増大し、そこを流れる電流はそれに相応し
て増大づる。
路から取り除かれ、従って抵抗３６は第６のトランジス
タＪ ２６ ＋７） ｒミックへ１’Ｊ Ｉｇつへｌメ
れ（いる。従って、抵抗３６にお（〕る電圧降下１．！
ｖｂ８１個分増大し、そこを流れる電流はそれに相応し
て増大づる。
第５図と第６図の修正は、もし用いられれば、インパー
ク３４のトリップ点を論理レベル間のあらかじめ定めら
れた位置に保持するためには、電流基準領域内において
繰返されるべきである。
ク３４のトリップ点を論理レベル間のあらかじめ定めら
れた位置に保持するためには、電流基準領域内において
繰返されるべきである。
本発明は詳細に述べてぎたが、特許請求の範囲に述べた
本発明の範囲から出ることなく、上述の実施例に対して
各種の修正が可能であることは叩解されるであろう。
本発明の範囲から出ることなく、上述の実施例に対して
各種の修正が可能であることは叩解されるであろう。
以上の説明に関して更に以下の項を開示する。
（１） 第１の高、低の論理レベルを有する入力信号
を、第２の高、低の論理レベルを有する出力信号へ変換
するための電位レベル変換装置であって、入力信号を受
信するための入力節、 第１及び第２の端子を有するインピーダンス装置であっ
て、前記第１の端子が前記インピーダンス装置を通る電
流に依存した大きさを持つ電圧を与えるために、前記入
力節へつながれて０１作するようになった、インピーダ
ンス装置、 前記インピーダンス装置の前記第２の端子へつながれた
入力を有するラッチング装置であって。
を、第２の高、低の論理レベルを有する出力信号へ変換
するための電位レベル変換装置であって、入力信号を受
信するための入力節、 第１及び第２の端子を有するインピーダンス装置であっ
て、前記第１の端子が前記インピーダンス装置を通る電
流に依存した大きさを持つ電圧を与えるために、前記入
力節へつながれて０１作するようになった、インピーダ
ンス装置、 前記インピーダンス装置の前記第２の端子へつながれた
入力を有するラッチング装置であって。
前記ラッチング装置の入力における雪圧と前記ラッチン
グ装置のあらかじめ定められたトリップ電圧との相対的
な大きさに応じて、前記出力電圧を与えるように動作す
るようになった、ラッチング装置、 前記インピーダンス装置を通る電流を制御して、前記ラ
ッチング装置の前記入力における電圧が、館記第１の節
における電圧があらかじめ定められた電圧になった時に
、前記トリップ電圧に等しくなるようにするための電流
源、 を含む、電位レベル変換装置。
グ装置のあらかじめ定められたトリップ電圧との相対的
な大きさに応じて、前記出力電圧を与えるように動作す
るようになった、ラッチング装置、 前記インピーダンス装置を通る電流を制御して、前記ラ
ッチング装置の前記入力における電圧が、館記第１の節
における電圧があらかじめ定められた電圧になった時に
、前記トリップ電圧に等しくなるようにするための電流
源、 を含む、電位レベル変換装置。
（２） 第（１）項の装置であって、更に、前記入力
節へつながれて、前記入力節の電圧に応答するトラッキ
ング節を含み、前記トラッキング節が前記インピーダン
ス装置へつながれているような、装置。
節へつながれて、前記入力節の電圧に応答するトラッキ
ング節を含み、前記トラッキング節が前記インピーダン
ス装置へつながれているような、装置。
（３） 第（２）項の装置であって、更に、ベースを
前記入力節へつながれた第１のトランジスタ、 ベースを前記第１のトランジスタのエミッタへつながれ
た第２のトランジスタ、 エミッタを前記第２の１〜ランジスタのエミッタへつな
がれ、］レレフを前６己ｉ・う゛ンキング節へつながれ
た第３のトランジスタ、 を含む装置。
前記入力節へつながれた第１のトランジスタ、 ベースを前記第１のトランジスタのエミッタへつながれ
た第２のトランジスタ、 エミッタを前記第２の１〜ランジスタのエミッタへつな
がれ、］レレフを前６己ｉ・う゛ンキング節へつながれ
た第３のトランジスタ、 を含む装置。
（４） 第（１）項の装置であって、前記インピーダ
ンス装置が抵抗体を含むような、装置。
ンス装置が抵抗体を含むような、装置。
（５） 第（４）項の装置であって、前記インピーダ
ンス装置が更にトランジスタのベース−エミッタ接合を
含むような、装置。
ンス装置が更にトランジスタのベース−エミッタ接合を
含むような、装置。
（６） 第（４）項の装置であって、前記インピーダ
ンス装置が更に複数トランジスタのベース−エミッタ接
合を含むような１．装置。
ンス装置が更に複数トランジスタのベース−エミッタ接
合を含むような１．装置。
（７） 第（１）項の装置であって、更に、前記イン
ピーダンス装置と前記ラッチング装置との間につながれ
た、前記ラッチング装置の入力における電流を増大させ
るための電流増幅回路を含んでいるような、装置。
ピーダンス装置と前記ラッチング装置との間につながれ
た、前記ラッチング装置の入力における電流を増大させ
るための電流増幅回路を含んでいるような、装置。
（８） 第（１）項の装置であって、前記電流源が、
前記インピーダンス装置へつながれた第１のトランジス
タ、 前記第１の１〜ランジスタを通る電流を制御するための
駆動回路、 を含むような、装置。
前記インピーダンス装置へつながれた第１のトランジス
タ、 前記第１の１〜ランジスタを通る電流を制御するための
駆動回路、 を含むような、装置。
（９） 第（８）項の装置であって、前記駆動回路が
、第１の論理レベル間の電位差に比例した電圧を発生す
るための電圧基準手段、 前記電圧基準手段へつながれた第１の端子を有し、そこ
を通る電流に依存した大きさを持つ電圧降下を発生する
ための第２のインピーダンス装置、前記第１のラッチン
グ装置のトリップ電圧に対応したトリップ電圧を有する
第２のラッチング装置であって、前記第２のインピーダ
ンス装置へつながれた第２のラッチング装置、 第２のインピーダンス装置へつながれて、そこを通る電
流を制御するための第２のトランジスタ、前記第１及び
第２のトランジスタを駆動して、前記第２のインピーダ
ンス装置の前記第２の端子における電圧を前記第２のラ
ッチング装置の前記トリップ電圧にほぼ保持するための
帰還回路、を含む、装置。
、第１の論理レベル間の電位差に比例した電圧を発生す
るための電圧基準手段、 前記電圧基準手段へつながれた第１の端子を有し、そこ
を通る電流に依存した大きさを持つ電圧降下を発生する
ための第２のインピーダンス装置、前記第１のラッチン
グ装置のトリップ電圧に対応したトリップ電圧を有する
第２のラッチング装置であって、前記第２のインピーダ
ンス装置へつながれた第２のラッチング装置、 第２のインピーダンス装置へつながれて、そこを通る電
流を制御するための第２のトランジスタ、前記第１及び
第２のトランジスタを駆動して、前記第２のインピーダ
ンス装置の前記第２の端子における電圧を前記第２のラ
ッチング装置の前記トリップ電圧にほぼ保持するための
帰還回路、を含む、装置。
（１０）第（９）項の装置であって、前記帰還回路が、
グー１〜を前記ラッチング装置の出力へつながれたＰチ
ャネルトランジスタ、 ベースを前記Ｐチャネルトランジスタのドレインへつな
がれ、エミッタを前記第１及び第２のトランジスタのベ
ースへつながれてそこを流れる電流を制御するためのＮ
ＰＮトランジスタ、を含む、装置。
グー１〜を前記ラッチング装置の出力へつながれたＰチ
ャネルトランジスタ、 ベースを前記Ｐチャネルトランジスタのドレインへつな
がれ、エミッタを前記第１及び第２のトランジスタのベ
ースへつながれてそこを流れる電流を制御するためのＮ
ＰＮトランジスタ、を含む、装置。
（１１）第（９）項の装置であって、前記帰還向゛路が
、結合されたエミッタを有する一対のトランジスタであ
って、前記第２のラッチング装置の入力と出力が前記対
トランジスタの一方のベースへつながれ、前記第２のイ
ンピーダンス装置の第２の端子が前記対トランジスタの
他方のベースへつながれているような、一対のトランジ
スタ、ゲートを前記対トランジスタの前記他方のコレク
タへつながれたＰチャネルトランジスタ、ベースを前記
Ｐチャネルトランジスタのドレインへつながれ、エミッ
タを前記第１及び第２の１−ランジスタのベースへつな
がれてそこを通る電流を制御するためのＮＰＮｔ−ラン
ジスタ、をＳむ、装置。
、結合されたエミッタを有する一対のトランジスタであ
って、前記第２のラッチング装置の入力と出力が前記対
トランジスタの一方のベースへつながれ、前記第２のイ
ンピーダンス装置の第２の端子が前記対トランジスタの
他方のベースへつながれているような、一対のトランジ
スタ、ゲートを前記対トランジスタの前記他方のコレク
タへつながれたＰチャネルトランジスタ、ベースを前記
Ｐチャネルトランジスタのドレインへつながれ、エミッ
タを前記第１及び第２の１−ランジスタのベースへつな
がれてそこを通る電流を制御するためのＮＰＮｔ−ラン
ジスタ、をＳむ、装置。
（１２）第（１）項の装置であって、前記ラッチング装
置がインバータであるような、装置。
置がインバータであるような、装置。
（１３）第１の組の論理レベルに対応する入力信号を第
２の組の論理レベルに対応する出力信号ヘシフトする方
法であって、 前記第１の組の高、低の論理レベルの差分に対してあら
かじめ定められた関係を有する電圧基準を発生すること
、 第１のインピーダンス装置における電圧降下によって調
節された入力信号の電圧に等しい第１の電圧を発生する
ことであって、その電圧降下が前記インピーダンス装置
を通る電流の大きさに依存しているような、第１の電圧
発生、 第２のインピーダンス装置における電圧降下によって調
節された前記電圧基準の電圧に等しい第２の電圧を発生
することであって、その電圧降下が前記第２のインピー
ダンス装置を通る電流の大きさに依存しているような、
第２の電圧発生、前記第２のインピーダンス装置を通る
前記電流を調節することによって、前記第２の電圧を、
前記第２のインピーダンス装置へつながれた第１ラッチ
ング装置のトリップ電圧と等しくすること、前記第１の
インピーダンス装置を通る電流を前記第２のインピーダ
ンス装置を通る電流に対してあらかじめ定められた比率
の値に調節して、信号のレベルが前記第１の組の高、低
の電圧レベル間のある電圧に等しい時に、第２のラッチ
ング装置のトリップ点に等しくなるようにすること、前
記第２のラッチング装置の出力節へ出力信号を発生する
こと、 の工程を含む、電位レベルの変換方法。
２の組の論理レベルに対応する出力信号ヘシフトする方
法であって、 前記第１の組の高、低の論理レベルの差分に対してあら
かじめ定められた関係を有する電圧基準を発生すること
、 第１のインピーダンス装置における電圧降下によって調
節された入力信号の電圧に等しい第１の電圧を発生する
ことであって、その電圧降下が前記インピーダンス装置
を通る電流の大きさに依存しているような、第１の電圧
発生、 第２のインピーダンス装置における電圧降下によって調
節された前記電圧基準の電圧に等しい第２の電圧を発生
することであって、その電圧降下が前記第２のインピー
ダンス装置を通る電流の大きさに依存しているような、
第２の電圧発生、前記第２のインピーダンス装置を通る
前記電流を調節することによって、前記第２の電圧を、
前記第２のインピーダンス装置へつながれた第１ラッチ
ング装置のトリップ電圧と等しくすること、前記第１の
インピーダンス装置を通る電流を前記第２のインピーダ
ンス装置を通る電流に対してあらかじめ定められた比率
の値に調節して、信号のレベルが前記第１の組の高、低
の電圧レベル間のある電圧に等しい時に、第２のラッチ
ング装置のトリップ点に等しくなるようにすること、前
記第２のラッチング装置の出力節へ出力信号を発生する
こと、 の工程を含む、電位レベルの変換方法。
（１４）第（１３）項の方法であって、第１の電圧を発
生する前記工程が、 前記信号をインピーダンス装置の第１の端子へつなぐこ
と、 インピーダンス装置の電圧降下を、そこを通る電流を調
整することによって制御すること、の工程を含むような
、方法。
生する前記工程が、 前記信号をインピーダンス装置の第１の端子へつなぐこ
と、 インピーダンス装置の電圧降下を、そこを通る電流を調
整することによって制御すること、の工程を含むような
、方法。
（１５）第（１４）項の方法であって、′１１圧降下を
Ｋ１１ｌ ｌ２ＩＩする前記工程が、 前記第１のインピーダンス装置の第２の端子へ調節可能
な電流源をつなぐこと、 上記電流源で発生した電流を調整すること、の工程を含
むような、方法。
Ｋ１１ｌ ｌ２ＩＩする前記工程が、 前記第１のインピーダンス装置の第２の端子へ調節可能
な電流源をつなぐこと、 上記電流源で発生した電流を調整すること、の工程を含
むような、方法。
（１６）第（１５）項の方法であって、調節可能な電流
源をつなぐ前記工程が、 前記第１のインピーダンス装置の第２の端子へトランジ
スタをつなぐこと、 の工程を含むような、方法。
源をつなぐ前記工程が、 前記第１のインピーダンス装置の第２の端子へトランジ
スタをつなぐこと、 の工程を含むような、方法。
（１７）第（１３）項の方法であって、前記第２のイン
ピーダンス装置を通る前記電流を調節する前記工程が、 前記第１のラッチング装置の入力における電圧を、前記
第１のラッチング装置のトリップ点と比較すること、 もし前記入力電圧が前記トリップ点よりも大きければ、
前記インピーダンス装置を通る電流を増大させること、 もし前記入力電圧が前記トリップ点よりも小さければ、
前記第２のインピーダンス装置を通る電流を減少させる
こと、 の工程を含むような、方法。
ピーダンス装置を通る前記電流を調節する前記工程が、 前記第１のラッチング装置の入力における電圧を、前記
第１のラッチング装置のトリップ点と比較すること、 もし前記入力電圧が前記トリップ点よりも大きければ、
前記インピーダンス装置を通る電流を増大させること、 もし前記入力電圧が前記トリップ点よりも小さければ、
前記第２のインピーダンス装置を通る電流を減少させる
こと、 の工程を含むような、方法。
（１８）第（１３）項の方法であって、前記第１のイン
ピーダンス装置を通る電流を調節する前記工程が、前記
第１及び第２のインピーダンス装置へつながれた第１及
び第２のトランジスタを駆動して、各々のトランジスタ
を通って流れる電流の比をあらかじめ定められた値に調
節すること、の工程を含むような、方法。
ピーダンス装置を通る電流を調節する前記工程が、前記
第１及び第２のインピーダンス装置へつながれた第１及
び第２のトランジスタを駆動して、各々のトランジスタ
を通って流れる電流の比をあらかじめ定められた値に調
節すること、の工程を含むような、方法。
（１９）第１の組の高、低論理レベルを有する入力信号
を第２の組の高、低論理レベルを有する出力信号へ変換
する方法であって、 前記第１の組の高、低論理レベルの間の差分に対してあ
らかじめ定められた関係を４１りろ雷１１ ）、を準を
第１の節において発生すること、 第１のラッチング装置へつながれた第１のインピーダン
ス装置を通る第１のレベルの電流を発生して、前記第１
のインピーダンスＩＩにおいて電圧降下を生じさせるこ
と、 前記第１の節と第２の節との間につながれた第２のイン
ピーダンス装置を通り、前記第１の電流レベルに対して
あらかじめ定められた関係を有する第２のレベルの電流
を発生すること、前記第２の節における電圧を第２のラ
ッチング装置のトリップ点と比較すること、 前記第１と第２０゛心流レベルを調節して１前記第２の
節における電圧が前記第２のラッチング装冒のトリップ
点に１よは簀しくなるようにすること、の工程を含む、
電位レベル変換方法。
を第２の組の高、低論理レベルを有する出力信号へ変換
する方法であって、 前記第１の組の高、低論理レベルの間の差分に対してあ
らかじめ定められた関係を４１りろ雷１１ ）、を準を
第１の節において発生すること、 第１のラッチング装置へつながれた第１のインピーダン
ス装置を通る第１のレベルの電流を発生して、前記第１
のインピーダンスＩＩにおいて電圧降下を生じさせるこ
と、 前記第１の節と第２の節との間につながれた第２のイン
ピーダンス装置を通り、前記第１の電流レベルに対して
あらかじめ定められた関係を有する第２のレベルの電流
を発生すること、前記第２の節における電圧を第２のラ
ッチング装置のトリップ点と比較すること、 前記第１と第２０゛心流レベルを調節して１前記第２の
節における電圧が前記第２のラッチング装冒のトリップ
点に１よは簀しくなるようにすること、の工程を含む、
電位レベル変換方法。
（２０）第（１９）項の方法であって、史に、入力信号
をあらかじめ定めた電圧だけシフトした電圧に等しい電
ＩＥを第２の節に発生する工程を含み、前記第１のイン
ピーダンス装量が前記第２の節と、前記第１のラッチン
グ装；Ｎへの入力との間につながれているような、方法
。
をあらかじめ定めた電圧だけシフトした電圧に等しい電
ＩＥを第２の節に発生する工程を含み、前記第１のイン
ピーダンス装量が前記第２の節と、前記第１のラッチン
グ装；Ｎへの入力との間につながれているような、方法
。
（２＋） ＥＣＬ−Ｂｉ ＣＭＯ８回路川とし用、高
速レベルシフタはＥＣＬ論理レベルを０ＭＯ８論理１ノ
ベルｌ＼変換する。ＣＭ ＯＳインバータ３４がエミッ
タを結合された対の出力へ、抵抗３６を経由してつなが
れる。電流基準回路（ま、抵抗３６両端の電圧降下がＥ
ＣＬ論理レベルをＣＭ ＯＳバッファのトリップ点へ
シフ１〜させるものであることを保証する。
速レベルシフタはＥＣＬ論理レベルを０ＭＯ８論理１ノ
ベルｌ＼変換する。ＣＭ ＯＳインバータ３４がエミッ
タを結合された対の出力へ、抵抗３６を経由してつなが
れる。電流基準回路（ま、抵抗３６両端の電圧降下がＥ
ＣＬ論理レベルをＣＭ ＯＳバッファのトリップ点へ
シフ１〜させるものであることを保証する。
第１図は、本発明のＥ ＣＬ −、ＣＭ ＯＳレベルシ
フタの第１の実施例の回路図を示す。 第２ａ図と第２ｂ図は、ＥＣＬ電圧振幅に関連してＣＭ
ＯＳインバータの１−リップ点を示している。 第３図は、本発明の第２の実施例を示している。 第４図は、０ＭＯ８出力を有するＥＣＬＮＯＲゲートと
して第１図及び第３図の回路を用いたような実施例の回
路図を示す。 第５図、第６図は、Ｅ ＣＬ −ＣＭ ＯＳレベルシフ
タの出力部の別の実施例を示している。 参照番号 １ｏ・・・ＮＰＮトランジスタ １１・・・ＥＣｌ−入力 １２・・・ＮＰＮＩ〜ランジスタ １４・・・ １６・・・抵抗 １８・・・ＮＰＮＩ〜ランジスタ ２０・・・抵抗 ２２・・・ＮＰＮトランジスタ ２４・・・ＰＣＩ−電流基準 ２６・・・Ｎ Ｐ Ｎ ｔ−ランジスタ２８・・・ＥＣ
Ｌ電圧基準 ３０・・・ＮＰＮトランジスタ ３２・・・ＣＭＯ８人カ節 ３４・・・ＣＭＯＳインバータ ３６・・・抵抗 ３８・・・ＮＰＮトランジスタ ３９・・・電流基準 ４０・・・ＮＰＮトランジスタ ４２・・・１１（抗 ４４・・・Ｎ ｌ） Ｎ トランジスタ４６・−・ ４８・・・節 ５０・・・抵抗 ５２・・・ＣＭＯＳインバータ ５４・・・Ｐチャネルトランジスタ ５６・・・Ｎチャネルトランジスタ ５８．６０．６２，６４．６６・・・ＮＰＮ？−ラジス
タ ６８・・・ＮＰＮトランジスタ ７０・・・Ｐチロネルトランジスタ フ２・・・トランジスタ ７４・・・第２ＥＣＬ入カ フ６・・・電流源
フタの第１の実施例の回路図を示す。 第２ａ図と第２ｂ図は、ＥＣＬ電圧振幅に関連してＣＭ
ＯＳインバータの１−リップ点を示している。 第３図は、本発明の第２の実施例を示している。 第４図は、０ＭＯ８出力を有するＥＣＬＮＯＲゲートと
して第１図及び第３図の回路を用いたような実施例の回
路図を示す。 第５図、第６図は、Ｅ ＣＬ −ＣＭ ＯＳレベルシフ
タの出力部の別の実施例を示している。 参照番号 １ｏ・・・ＮＰＮトランジスタ １１・・・ＥＣｌ−入力 １２・・・ＮＰＮＩ〜ランジスタ １４・・・ １６・・・抵抗 １８・・・ＮＰＮＩ〜ランジスタ ２０・・・抵抗 ２２・・・ＮＰＮトランジスタ ２４・・・ＰＣＩ−電流基準 ２６・・・Ｎ Ｐ Ｎ ｔ−ランジスタ２８・・・ＥＣ
Ｌ電圧基準 ３０・・・ＮＰＮトランジスタ ３２・・・ＣＭＯ８人カ節 ３４・・・ＣＭＯＳインバータ ３６・・・抵抗 ３８・・・ＮＰＮトランジスタ ３９・・・電流基準 ４０・・・ＮＰＮトランジスタ ４２・・・１１（抗 ４４・・・Ｎ ｌ） Ｎ トランジスタ４６・−・ ４８・・・節 ５０・・・抵抗 ５２・・・ＣＭＯＳインバータ ５４・・・Ｐチャネルトランジスタ ５６・・・Ｎチャネルトランジスタ ５８．６０．６２，６４．６６・・・ＮＰＮ？−ラジス
タ ６８・・・ＮＰＮトランジスタ ７０・・・Ｐチロネルトランジスタ フ２・・・トランジスタ ７４・・・第２ＥＣＬ入カ フ６・・・電流源
Claims (2)
- （１）第１の高、低の論理レベルを有する入力信号を、
第２の高、低の論理レベルを有する出力信号へ変換する
ための電位レベル変換装置であつて、入力信号を受信す
るための入力節、 第１及び第２の端子を有するインピーダンス装置であつ
て、前記第１の端子が前記インピーダンス装置を通る電
流に依存した大きさを持つ電圧降下を与えるために、前
記入力節へつながれて動作するようになつた、インピー
ダンス装置、 前記インピーダンス装置の前記第２の端子へつながれた
入力を有するラッチング装置であつて、前記ラッチング
装置の入力における電圧と前記ラッチング装置のあらか
じめ定められたトリップ電圧との相対的な大きさに応じ
て、前記出力電圧を与えるように動作するようになつた
、ラッチング装置、 前記インピーダンス装置を通る電流を制御して、前記ラ
ッチング装置の前記入力における電圧が、前記第１の節
における電圧があらかじめ定められた電圧になつた時に
、前記トリップ電圧に等しくなるようにするための電流
源、 を含む、電位レベル変換装置。 - （２）第１の組の論理レベルに対応する入力信号を第２
の組の論理レベルに対応する出力信号へシフトする方法
であつて、 前記第１の組の高、低の論理レベルの差分に対してあら
かじめ定められた関係を有する増圧基準を発生すること
、 第１のインピーダンス装置における電圧降下によつて調
節された入力信号の電圧に等しい第１の電圧を発生する
ことであつて、その電圧降下が前記インピーダンス装置
を通る電流の大きさに依存しているような、第１の電圧
発生、 第２のインピーダンス装置における電圧降下によつて調
節された前記電圧基準の電圧に等しい第２の電圧を発生
することであつて、その電圧降下が前記第２のインピー
ダンス装置を通る電流の大きさに依存しているような、
第２の電圧発生、前記第２のインピーダンス装置を通る
前記電流を調節することによつて前記第２の電圧を、前
記第２のインピーダンス装置へつながれた第１ラッチン
グ装置のトリップ電圧と等しくすること、前記第１のイ
ンピーダンス装置を通る電流を前記第２のインピーダン
ス装置を通る電流に対してあらかじめ定められた比率の
値に調節して、信号のレベルが前記第１の組の高、低の
電圧レベル間のある電圧に等しい時に、第２のラッチン
グ装置のトリップ点に等しくなるようにすること、前記
第２のラッチング装置の出力節へ出力信号を発生するこ
と、 の工程を含む電位レベル変換方法。
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1988
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