JPH0240741A - キャッシュ高速化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報処理装置に関し、特にキャッシュの高速化
装置に関する。

従来の技術 従来、キャッシュを用いてメモリアクセスタイムの平均
時間を短縮することがコンピュータシステムにおいて一
般に行われているが、キャッシュの動作を開始させるタ
イミングにはマイクロプロセッサ側から送られるアドレ
ス確定信号が使用されていた。

発明が解決しようとする課題 しかし、上述した従来のキャッシュアクセスタイミング
に用いていたアドレス確定信号は実際のアドレス確定時
間よりも遅延して出力されるので、キャッシュの動作開
始時刻が遅れるという欠点があった。

そこで、本発明は、キャッシュの動作開始を従来に比較
して早めることができるキャッシュ高速化装置を提供せ
んとするものである。

課題を解決するための手段 本発明によるならば、 キャッシュを有するシステムにおいてメモリバスアクセ
ス時に、メモリバスアクセス開始信号とアドレス信号と
アドレス確定信号を発生するマイクロプロセッサと、 前記メモリバスアクセス信号を受けて該前記メモリバス
アクセス信号より遅延したキャッシュアクセスタイミン
グ信号を発生する手段と、前記アドレス信号を入力し、
前記キャッシュアクセスタイミング信号により、キャッ
シュ・ヒットの判別動作を開始し、バスリクエスト信号
とメインメモリ書込信号とを発生するキャッシュディレ
クトリ回路と、 前記ディレクトリ回路から発生する前記バスリクエスト
信号と前記アドレス確定信号との条件によりメモリバス
へのバスリクエストを制御するバスリクエスト制御回路
と、 前記ブイレフ）　ＩＪ回路から発生する前記メインメモ
リ書込信号と前記アドレス確定信号との条件により、メ
インメモリ書込を制御するメインメモリ書込制御回路と
、 前記アドレス確定信号と前記キャッシュアクセスタイミ
ング信号とを少なくとも受けてアドレスエラー判定信号
を発生する回路と、 フラッシニ発生アドレス信号と前記アドレス信号と前記
アドレスエラー判定信号とを受けて前記ディレクトリ回
路にインバリッドアドレス信号を出力する回路と、 前記アドレスエラー判定信号とフラッシュ発生信号と受
けて前記ディレクトリ回路にインバリッド発生信号を出
力するインバリッド制御回路とを具備していることを特
徴とするキャッシュ高速化装置が提供される。

本発明の好ましい実施態様の１つでは、キャッシュアク
セスタイミング信号発生手段は、前記マイクロプロセッ
サの動作クロックと一定の位相差の位相差クロックを発
生する位相差クロック発生回路と、前記メモリバスアク
セス信号と前記位相差クロックと受けて前記キャッシュ
アクセスタイミング信号を発生する回路とを具備してお
り、アドレスエラー判定信号発生回路は、前記アドレス
確定信号と前記キャッシュアクセスタイミング信号に加
えて、位相差クロックを受けるようになされている。

本発明の好ましい別の実施態様では、キャッシュアクセ
スタイミング信号発生手段は、前記メモリバスアクセス
信号を受けて遅延してキャッシュアクセスタイミング信
号として出力する遅延回路であり、アドレスエラー判定
信号発生回路は、前記アドレス確定信号と前記キャッシ
ュアクセスタイミング信号に加えて、前記メモリバスア
クセス信号を受けるようになされている。

作用 上記のように本発明のキャッシュ高速化装置の好ましい
１つの実施態様では、キャッシュの動作開始時刻をアド
レス確定信号よりも早くさせる為に、位相差クロック発
生回路により、マイクロプロセッサの同期クロックにあ
る一定の時間位相をずらした位相差クロックを発生させ
る。ここで、ある一定の時間とは、メモリバスアクセス
の際に、マイクロプロセッサの同期クロック立ち上がり
からアドレス信号が確定するまでの最大時間以上とする
。

キャッシュアクセスタイミング信号発生回路は、このよ
うな位相差クロックでメモリバスアクセス信号をサンプ
リングすることにより、キャッシュアクセスタイミング
信号を発生させる。そのタイミングにより、キャッシュ
コントローラ回路が、キャツシュヒツトの判別動作を開
始する。

キャッシュコントローラ回路がそのキャッシュ動作によ
り発生するバスリクエストおよびメインメモリへの書込
み信号は、バスリクエスト制御回路およびメインメモリ
書込み制御回路が、マイクロプロセッサ側のアドレス確
定信号により抑止あるいは可能化とする。

更に、アドレスエラー判定回路が、キャッシュアクセス
タイミング信号が発生したことを条件とし、アドレス確
定信号を位相差クロックでサンプリングすることにより
、アドレスエラーを判定する。そして、インバリッド制
御回路が、アドレスエラー判定信号とメインメモリから
のフラッシュ発生信号により、キャッシュ内のデータを
インバリッドにし、また、インバリッドアドレス制御回
路が、アドレスエラー判定信号により、メインメモリよ
りのフラッシニ発生アドレスまたはマイクロプロセッサ
よりの誤アドレスをキャッシュコントローラに入力しイ
ンバリッドにする。

一方、アドレス確定信号はプロセッサ側のメモリバスサ
イクルが実行されるときのみ発生される。

かくして、本発明によるキャッシュ高速化装置は、従来
のキャッシュアクセスタイミングに対し、アドレス確定
信号が出力されるのを待たずにアドレスを先取りしてキ
ャッシュの動作開始を早くする。

実施例 次に、本発明によるキャッシュ高速化装置の実施例を添
付図面を参照して説明する。

第１図は、本発明によるキャッシュ高速化装置の１つの
実施例で、本発明に関係する部分のみを表している。第
２図は、第１図の装置の動作を図解するタイミングチャ
ートである。

位相差クロック発生回路１は、マイクロプロセッサ２の
同期クロック１００を入力して、第２図に示すように、
ある一定の時間ｔ１位相ずらして、位相差クロック１１
０を発生する。マイクロプロセッサ２は、メモリバスア
クセス信号２１０、アドレス信号２３０、アドレス確定
信号２２０を出力する。

時間１．は、第２図かられかるように、メモリバスアク
セスの際に、マイクロプロセッサの同期クロック立ち上
がりからアドレス信号が確定するまでの最大時間ｔ２以
上とする。

メモリバスアクセス信号２１０は、そのサイクルのメモ
リバスアクセスを開始したことを意味し、アドレス信号
２３０とともに出力する。アドレス確定信号２２０はマ
イクロプロセッサからのメモリバスサイクルが実行され
るときのみ（こ発生する。そのため、第２図に示すよう
に、アドレス信号２３０が確定してから、ドレス確定信
号２２０が立ち上がるまで、時間ｔ３の遅れがある。

キャッシュアクセスタイミング発生回路３は、位相差ク
ロック１１０によりメモリバスアクセス信号２１０をサ
ンプリングし、第２図示すように、キャッシュアクセス
タイミング信号３１０を発生する。

位相差クロック１１０によりメモリバスアクセス信号２
１０をサンプリングしているので、キャッシュアクセス
タイミング信号３１０は、アドレス確定信号２３０の立
ち上がり時刻より、時間ｔ４早く立ち上がる。

キャッシュコントローラ５は、マイクロプロセッサ２か
らのアドレス信号２３０を入力し、キャッシュアクセス
タイミング信号３１０によりキャッシュコントローラの
動作を開始する。キャッシュコントローラ５の動作はア
ドレスのディレクトリチエツクであるが、リード動作時
、ミスヒツトした場合はメモリバスに対してバスリクエ
ストを発生し、またライト動作時はライトスル一方式で
あると、動作開始と同時にバスリクエストを発生する。

その時の発生される信号がメモリバスリクエスト信号５
３０であり、第２図に示すように、キャッシュアクセス
タイミング信号３１０の立ち上がり時刻より、時間１．
遅れている。さらに、ライト動作時にはメインメモリへ
の書込みを発生する。この発生信号が、メインメモリ書
込信号５４０であり、第２図に示すように、キャッシュ
アクセスタイミング信号３１０の立ち上がり時刻より、
時間ｔ６遅れている。

更に、メモリバスリクエスト信号５３０とアドレス確定
信号２２０は、バスリクエスト制御回路として機能する
ＡＮＤ回路８に人力され、そのＡＮＤ回路８は、メモリ
バスリクエスト信号５３０とアドレス確定信号２２０と
の条件によりメモリバスへのバスリクエストを制御する
。

メインメモリ書込信号５４０とアドレス確定信号２２０
は、メインメモリ書込制御回路として機能するＡＮＤ回
路９に人力され、そのＡＮＤ回路９は、メインメモリ書
込信号５４０とアドレス確定信号２２０との条件により
メインメモリ書込を制御する。

従って、キャッシュコントローラ５キヤツシユ動作によ
り発生するバスリクエスト５３０およびメインメモリへ
の書込み信号５４０は、バスリクエスト制御回路（ＡＮ
Ｄ回路８）およびメインメモリ書込み制御回路（ＡＮＤ
回路９）が、マイクロプロセッサ側のアドレス確定信号
により抑止あるいは可能化とする。

また、アドレスエラー判定回路４は、キャッシュアクセ
スタイミング信号３１０により動作を開始し、アドレス
確定信号２２０を位相差クロック１１０によってサンプ
リングし、そのサイクルのアドレスが確定しているか否
かを判定し、確定していない場合にはアドレスエラー判
定信号４１０を発生する。

アドレスエラー判定信号４１０が発生した場合は、メイ
ンメモリよりのフラッシュ発生信号６１０に関ワラス、
アドレスエラー判定信号４１０とフラッシュ発生信号６
１０とを受けるＯＲ回路６がインバリッド発生信号５１
０を発生させキャッシュコントローラ５に人力する。こ
のＯＲ回路６がインバリッド制御回路を構成している。

更に、アドレスエラー判定信号４１０フラッシニ発生ア
ドレス信号６２０　とアドレス信号２３０　とを受ける
インバリッドアドレス制御回路７が、フラッシュ発生ア
ドレス信号６２０に関わらず、アドレス信号２３０をイ
ンバリッドアドレス信号５２０　としてキャッシュコン
トローラ５に人力し、キャッシュ内に書込まれた誤デー
タをインバリッドにする。

以上のことから、メモリバスアクセスがはじまってから
キャッシュアクセスタイミングまでｔ。

の時間だけアクセス時間が短縮されることがわかろう。

第３図は、第１図に示したキャッシュ高速化装置の変形
例を図示するものであり、第１図の構成要素と同一の構
成要素に同一を参照番号を付して説明を省略する。

第１図と第３図との比較から明らかなように、マイクロ
プロセッサ２からのメモリバスアクセス信号２１０は、
直接アドレスエラー判定回路４に入力されると共に、遅
延回路ＩＯを介してキャッシュコントローラ５に入力さ
れている。その遅延されたメモリバスアクセス信号２１
０により、キャッシュコントローラ５は動作を開始する
。

第３図に示すキャッシュ高速化装置においても、メモリ
バスアクセス信号２１０を遅延してキャッシュコントロ
ーラ５に入力して動作させることにより、アドレス確定
信号よりも前にキャッシュを可能としている。

第３図に示すキャッシュ高速化装置は、キャッシュアク
セスタイミングを決定する回路が遅延回路のみであるの
で、ボード面積が制約されている場合に適している。

発明の効果 以上の説明から明らかなように、本発明によるキャッシ
ュ高速化装置は、アドレス確定信号よりも前にキャッシ
ュを可能としているので、キャッシュ動作時間を短縮で
きる。

【図面の簡単な説明】

第１図は、本発明によるキャッシュ高速化装置の１つの
実施例を示すブロック図である。 第２図は、第１図の装置の動作を図解するタイミングチ
ャートである。 第３図は、第１図に示したキャッシュ高速化装置の変形
例を図示するブロック図である。 〔主な参照番号〕 １・・位相差クロック発生回路 ２・・マイクロプロセッサ ３・・キャッシュアクセスタイミング発生回路４・・ア
ドレスエラー判定回路 ５・・キャッシュコントローラ

Claims (1)

1. 【特許請求の範囲】 キャッシュを有するシステムにおいてメモリバスアクセ
   ス時に、メモリバスアクセス開始信号とアドレス信号と
   アドレス確定信号を発生するマイクロプロセッサと、 前記メモリバスアクセス信号を受けて該前記メモリバス
   アクセス信号より遅延したキャッシュアクセスタイミン
   グ信号を発生する手段と、 前記アドレス信号を入力し、前記キャッシュアクセスタ
   イミング信号により、キャッシュ・ヒットの判別動作を
   開始し、バスリクエスト信号とメインメモリ書込信号と
   を発生するキャッシュディレクトリ回路と、 前記ディレクトリ回路から発生する前記バスリクエスト
   信号と前記アドレス確定信号との条件によりメモリバス
   へのバスリクエストを制御するバスリクエスト制御回路
   と、 前記ディレクトリ回路から発生する前記メインメモリ書
   込信号と前記アドレス確定信号との条件により、メイン
   メモリ書込を制御するメインメモリ書込制御回路と、 前記アドレス確定信号と前記キャッシュアクセスタイミ
   ング信号とを少なくとも受けてアドレスエラー判定信号
   を発生する回路と、 フラッシュ発生アドレス信号と前記アドレス信号と前記
   アドレスエラー判定信号とを受けて前記ディレクトリ回
   路にインバリッドアドレス信号を出力する回路と、 前記アドレスエラー判定信号とフラッシュ発生信号と受
   けて前記ディレクトリ回路にインバリッド発生信号を出
   力するインバリッド制御回路とを具備していることを特
   徴とするキャッシュ高速化装置。