JPS6054065A - 同期制御装置 - Google Patents
同期制御装置Info
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- JPS6054065A JPS6054065A JP58160345A JP16034583A JPS6054065A JP S6054065 A JPS6054065 A JP S6054065A JP 58160345 A JP58160345 A JP 58160345A JP 16034583 A JP16034583 A JP 16034583A JP S6054065 A JPS6054065 A JP S6054065A
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- Japan
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- signal
- access
- data
- time
- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマイクロプログラム制御方式の情報処理装置に
係シ、特に情報処理装置内の基本処理装置とメモリ装置
との同期制御装置に関する。
係シ、特に情報処理装置内の基本処理装置とメモリ装置
との同期制御装置に関する。
従来の情報処理装置は第１図のような構成でメモリを参
照していた。基本処理装置１はアドレスバス２に参照す
るアドレスをセットし起動信号３によシアクセスを起動
する。バッファ記憶４は指定されたアドレスのデータが
バッファ記憶内に存在するか否かをヒツト判定１０１に
ょシ判断し、データが存在すれば高速メモリ１０２よシ
データを読出す。信号線６はデータが存在しなかったこ
とを主記憶５へ知らせて、低速メモリ１０３がらデータ
を読出す。読出されたデータはデータバス７により基本
処理装置１へ送られる。同期信号８はデータがデータバ
ス７上に確定したことを知らせるだめのものである。こ
のようなバッファ記憶４を含む４ｈ報処理装置ではデー
タは高速メモリから読出される場合と、低速メモリから
読出される場合があり得る。そのため基本処理装置１内
部のタイミングクロックをデータ参照時間に従って適当
な時間だけ延長する必要がある。この様子を示したもの
が第２図である。ＴＭＯ，ＴＭＩ、ＴＭ２゜ＴＭ３は基
本処理装置１内部の基本クロックでおる。この例ではデ
ータ参照時間が長いときＴＭ３を延長する場合を示して
いる。ＴＭＯからＴＭ３までのくシかえして１マシンサ
イクルをあられしている。主記憶アドレスが時間Ｔ Ｏ
で出力され、アクセス起動３がＴ１で出力されると、Ｔ
２でデータが確定する。これはバッファ記憶４にデータ
が存在せず主記憶５からデータを読出す場合である。デ
ータがＴ２で確定するとＴ３で同期信号８がセットされ
る。これを見て延長されている基本クロックＴＭ３がリ
セットされる（時間Ｔ４）。
照していた。基本処理装置１はアドレスバス２に参照す
るアドレスをセットし起動信号３によシアクセスを起動
する。バッファ記憶４は指定されたアドレスのデータが
バッファ記憶内に存在するか否かをヒツト判定１０１に
ょシ判断し、データが存在すれば高速メモリ１０２よシ
データを読出す。信号線６はデータが存在しなかったこ
とを主記憶５へ知らせて、低速メモリ１０３がらデータ
を読出す。読出されたデータはデータバス７により基本
処理装置１へ送られる。同期信号８はデータがデータバ
ス７上に確定したことを知らせるだめのものである。こ
のようなバッファ記憶４を含む４ｈ報処理装置ではデー
タは高速メモリから読出される場合と、低速メモリから
読出される場合があり得る。そのため基本処理装置１内
部のタイミングクロックをデータ参照時間に従って適当
な時間だけ延長する必要がある。この様子を示したもの
が第２図である。ＴＭＯ，ＴＭＩ、ＴＭ２゜ＴＭ３は基
本処理装置１内部の基本クロックでおる。この例ではデ
ータ参照時間が長いときＴＭ３を延長する場合を示して
いる。ＴＭＯからＴＭ３までのくシかえして１マシンサ
イクルをあられしている。主記憶アドレスが時間Ｔ Ｏ
で出力され、アクセス起動３がＴ１で出力されると、Ｔ
２でデータが確定する。これはバッファ記憶４にデータ
が存在せず主記憶５からデータを読出す場合である。デ
ータがＴ２で確定するとＴ３で同期信号８がセットされ
る。これを見て延長されている基本クロックＴＭ３がリ
セットされる（時間Ｔ４）。
このタイミングでデータバス７上のデータケ内部レジス
タへ取シ込む。同時にアクセス起動３はリセットされる
。第２図では連続して参照する場合を示している。時間
Ｔ４で次のアドレスがセットされ ＩＩＩ ５でアクセ
ス起動３がセットされる。このとき同期信号８がリセッ
トされる。今回のアクセスはバッファ記憶４内にデータ
が存在する場合を示す。時間Ｔ６でデータが確定すると
Ｔ７で同期信号８ｔ−セットする。以後は前回と同様で
ある。
タへ取シ込む。同時にアクセス起動３はリセットされる
。第２図では連続して参照する場合を示している。時間
Ｔ４で次のアドレスがセットされ ＩＩＩ ５でアクセ
ス起動３がセットされる。このとき同期信号８がリセッ
トされる。今回のアクセスはバッファ記憶４内にデータ
が存在する場合を示す。時間Ｔ６でデータが確定すると
Ｔ７で同期信号８ｔ−セットする。以後は前回と同様で
ある。
このように従来の方式では、データがＴ２またはＴ６で
確定していてもデータを内部レジスタに取込むのはＴ４
’！、たはＴ８で行っていただめ無駄な時間を生じてい
た。
確定していてもデータを内部レジスタに取込むのはＴ４
’！、たはＴ８で行っていただめ無駄な時間を生じてい
た。
本発明の目的ｅよアクセス時間が一定でないメモリ装置
をアクセスするとき、無駄な待ち時間が生じ、よいよう
にし、メモリ装置がすでに動作中か否かをマイクロ命令
が’Ｉ−（１定する必貴なくアクセス要求が出せる同期
制御回路を提供ず０ことにある。
をアクセスするとき、無駄な待ち時間が生じ、よいよう
にし、メモリ装置がすでに動作中か否かをマイクロ命令
が’Ｉ−（１定する必貴なくアクセス要求が出せる同期
制御回路を提供ず０ことにある。
本発明は、アクセス時間が最も高速な場合はメモリ装置
は応答を返さず、何らかの理由で最も高速なアクセス時
間で応答できない場合のみ応答信号を返し、基本処理装
置内部の基本クロックを延長することと、メモリ装置が
入出力装置などとデータ転送を行っているためアクセス
ができないときでもマイクロプログ２ムはそれを意識せ
ず、自動的にアクセス起動信号のセットを延長すること
をｌ特徴とする。
は応答を返さず、何らかの理由で最も高速なアクセス時
間で応答できない場合のみ応答信号を返し、基本処理装
置内部の基本クロックを延長することと、メモリ装置が
入出力装置などとデータ転送を行っているためアクセス
ができないときでもマイクロプログ２ムはそれを意識せ
ず、自動的にアクセス起動信号のセットを延長すること
をｌ特徴とする。
以下、本発明の一実施例を図によシ説明する。
第３図は本発明の概略構成を示す。従来例の同期信号８
のかわシに待ち制御信号１７と動作中表示信号１８を応
答信号としている。
のかわシに待ち制御信号１７と動作中表示信号１８を応
答信号としている。
待ち制御信号１７および動作中表示信号１８はバッファ
記憶４内のアクセス制御３０２または主記憶５内のアク
セス制御３０３が出力する。
記憶４内のアクセス制御３０２または主記憶５内のアク
セス制御３０３が出力する。
アクセス制御３０２はバッファ記憶４内の高速メモリ１
０２からデータを読出せないとき、主記憶５からデータ
を胱出すための参照時間の間、待ち制御１ｈ号１７を論
理″Ｉ Ｉ＋にする。高速メモリ１０２から読出せると
きは論理″０”にする。またバッファ記憶４が動作して
いる間は動作中表示信号１８を論理″１”にする。アク
セス制御３０３は主記憶５の低速メモリ１０３の参照時
間の間、待ち制御信号１７を論理″１”にする。また主
記憶５が動作している間は動作中表示信号１８を論理″
１”にする。
０２からデータを読出せないとき、主記憶５からデータ
を胱出すための参照時間の間、待ち制御１ｈ号１７を論
理″Ｉ Ｉ＋にする。高速メモリ１０２から読出せると
きは論理″０”にする。またバッファ記憶４が動作して
いる間は動作中表示信号１８を論理″１”にする。アク
セス制御３０３は主記憶５の低速メモリ１０３の参照時
間の間、待ち制御信号１７を論理″１”にする。また主
記憶５が動作している間は動作中表示信号１８を論理″
１”にする。
基本処理装置１内の同期制御回路３０１はアクセス起動
信号３によシメモリアクセスを開始し、待ち制御信号１
７．動作中表示信号１８を受けとＭｉ本処理装置１内の
基本タロツクを制御する。
信号３によシメモリアクセスを開始し、待ち制御信号１
７．動作中表示信号１８を受けとＭｉ本処理装置１内の
基本タロツクを制御する。
同期制御回路３０１の詳細を示したものが第４図である
。
。
制御記憶９はマイクロプログラムを格納している。制御
記憶９から読出されたマイクロ命令はマイクロ命令レジ
スタ１０にセットされる。このマイクロ命令にはアクセ
ス起動フィールド１１があシ、このビットが論理″１１
”のときメモリアクセスを起動する。クロック制御回路
１２は３相の基本クロックを出力する場合を示している
。クロック制御回路１２はたとえば第５図のような回路
でよい。待ち信号１３が論理″０”のときＴＭＯ。
記憶９から読出されたマイクロ命令はマイクロ命令レジ
スタ１０にセットされる。このマイクロ命令にはアクセ
ス起動フィールド１１があシ、このビットが論理″１１
”のときメモリアクセスを起動する。クロック制御回路
１２は３相の基本クロックを出力する場合を示している
。クロック制御回路１２はたとえば第５図のような回路
でよい。待ち信号１３が論理″０”のときＴＭＯ。
ＴＭＩ、’Ｉ’Ｍ’２の各基本クロックはくシかえし出
力される。待ち信号１３が論理″１”になるとＴＭ２が
論理゛′１”のまま延長される。フリップフロッグ１４
はアクセス起動フィールド１１の値を記憶し、ＡＮＤゲ
ート１５によシ基本クロックＴＭＯの反転と論理積を行
い起動信号３として出力する。メモリ装置からは待ち制
御信号１７と動作中表示４Ｈ”ｒ１８が返送されてくる
。アクセスを起動するときはメモリアドレスレジスタ１
９にアドレスをセットしておきアドレスバス２に出力す
る。主記憶５またはバッファ記憶４から読出されたデー
タはデータバス７を介してメモリデータレジスタ２２に
セットされる。これらの信号の時間関係を示したものが
第６図である。第６図において、時間ＴＯで読出したい
アドレスがアドレスバス２にセットされ、Ｔｌで起動信
号３がセットされる。バッファ記憶４のヒツト判定１０
１は高速メモリ１０２内に要求されたデータが存在する
か否かを判定し、存在しなければ信号線６によｐ主記憶
５へ知らせる。この例ではデータが高速メモリ１０２に
存在しない場合を示している。そのため時間Ｔ２で待ち
制御信号１７をセットする。それを見てクロック制御回
路１２は基本、／’ 叱７りＴＭ２を延長する。データ
バス７上にデータが確定すると（時間Ｔ３）待ち制御信
号１７をリセットする。
力される。待ち信号１３が論理″１”になるとＴＭ２が
論理゛′１”のまま延長される。フリップフロッグ１４
はアクセス起動フィールド１１の値を記憶し、ＡＮＤゲ
ート１５によシ基本クロックＴＭＯの反転と論理積を行
い起動信号３として出力する。メモリ装置からは待ち制
御信号１７と動作中表示４Ｈ”ｒ１８が返送されてくる
。アクセスを起動するときはメモリアドレスレジスタ１
９にアドレスをセットしておきアドレスバス２に出力す
る。主記憶５またはバッファ記憶４から読出されたデー
タはデータバス７を介してメモリデータレジスタ２２に
セットされる。これらの信号の時間関係を示したものが
第６図である。第６図において、時間ＴＯで読出したい
アドレスがアドレスバス２にセットされ、Ｔｌで起動信
号３がセットされる。バッファ記憶４のヒツト判定１０
１は高速メモリ１０２内に要求されたデータが存在する
か否かを判定し、存在しなければ信号線６によｐ主記憶
５へ知らせる。この例ではデータが高速メモリ１０２に
存在しない場合を示している。そのため時間Ｔ２で待ち
制御信号１７をセットする。それを見てクロック制御回
路１２は基本、／’ 叱７りＴＭ２を延長する。データ
バス７上にデータが確定すると（時間Ｔ３）待ち制御信
号１７をリセットする。
それによｐＴ４のタイミングで基本クロックＴＭ２の延
長を中止し、通常サイクルにもどる。このときメモリデ
ータレジスタ２２はデータを取込む。
長を中止し、通常サイクルにもどる。このときメモリデ
ータレジスタ２２はデータを取込む。
第６図では連続してアクセスする場合を示しておシ、２
回目ではバッファ記憶４内の高速メモリ１０２内にデー
タが存在する場合を示している。
回目ではバッファ記憶４内の高速メモリ１０２内にデー
タが存在する場合を示している。
時間Ｔ４で次のアドレスをアドレスバス２にセット口、
時間Ｔ５で起動信号３をセットする。今回は高速メモリ
１０２内にデータが存在するのでヒツト判定１０１は待
ち制御信号１７をセットしない。するとクロック制御回
路１２は基本クロックＴＭ２を延長しないので、通常サ
イクルで終了する。従って時間Ｔ６でメモリデータレジ
スタ２２にデータが取込まれる。
時間Ｔ５で起動信号３をセットする。今回は高速メモリ
１０２内にデータが存在するのでヒツト判定１０１は待
ち制御信号１７をセットしない。するとクロック制御回
路１２は基本クロックＴＭ２を延長しないので、通常サ
イクルで終了する。従って時間Ｔ６でメモリデータレジ
スタ２２にデータが取込まれる。
このように本発明によれば無駄時間がほとんどなくアク
セスをくシかえずことができる。
セスをくシかえずことができる。
さらに、メモリ装置からメモリ装置が動作中であり基本
処理装置がアクセスを起動してはならないとき論理″１
”となる動作中表示信号１８とアクセス起動フィールド
１１の値の論理積をＡＮＤゲート２３で行いＯＲゲート
２４によシ待ち制御信号１７と論理和を行い待ち信号１
３とすれば基本処理装置はメモリ装置が動作中か否かを
判定することなくメモリアクセス要求を出すことができ
る。
処理装置がアクセスを起動してはならないとき論理″１
”となる動作中表示信号１８とアクセス起動フィールド
１１の値の論理積をＡＮＤゲート２３で行いＯＲゲート
２４によシ待ち制御信号１７と論理和を行い待ち信号１
３とすれば基本処理装置はメモリ装置が動作中か否かを
判定することなくメモリアクセス要求を出すことができ
る。
待ち信号１３はメモリ動作中に基本処理装置がアクセス
要求を出そうとすると論理″１″になる。
要求を出そうとすると論理″１″になる。
そのため基本クロックＴＭ２が延長される。待ち信号１
３は動作中表示信号１Ｂが論理″０”になれば論理“Ｏ
”となシ基本クロックＴＭ２の延長が中止され通常サイ
クルにもどシ、アクセス起動フィールド１１の値がフリ
ップフロップ１４にセットされ、今まで待たされていた
メモリアクセスが実行される。
３は動作中表示信号１Ｂが論理″０”になれば論理“Ｏ
”となシ基本クロックＴＭ２の延長が中止され通常サイ
クルにもどシ、アクセス起動フィールド１１の値がフリ
ップフロップ１４にセットされ、今まで待たされていた
メモリアクセスが実行される。
このようにメモリアクセスを起動するマイクロ命令はメ
モリ装置側の状態を判定する必猥なくメモリアクセスを
要求できる。
モリ装置側の状態を判定する必猥なくメモリアクセスを
要求できる。
本発明によれば、メモリ装置のアクセス時間が一定でな
い場合にでも無駄な待ち時間を生じることなくデータを
読出すことができる。
い場合にでも無駄な待ち時間を生じることなくデータを
読出すことができる。
さらに、メモリアクセス要求を出すマイクロ命令はメモ
リ装置がすでに動作中でちるか否かを意識することなく
アクセス要求を出すことができる。
リ装置がすでに動作中でちるか否かを意識することなく
アクセス要求を出すことができる。
第１図は情報処理システム全体の概略、第２図は従来例
のタイミングチャート、第３図は本発明の概略構成、第
４図は同期制御回路、第５圀はクロック制御回路、第６
図はタイミングチャートを示す。
のタイミングチャート、第３図は本発明の概略構成、第
４図は同期制御回路、第５圀はクロック制御回路、第６
図はタイミングチャートを示す。
Claims (1)
- 【特許請求の範囲】 １、情報処理を行う基本処理装置と、該基本処理装置が
データをアクセスする主記憶装置と、データのアクセス
時間を高速化するだめに設けられたバッファ記憶装置と
からなる情報処理装置において、前記基本処理装置が要
求したデータが前記バッファ記憶装置内に存在し規定時
間内に読出せるときは論理６０”であシ、それ以外のと
きはアクセスに必要な時間だけ論理″ｌ”となる待ち制
御信号と、該待ち制御信号により制御される内部基本ク
ロック制御回路を設けたことを特徴とする同期制御装置
。 ２、＠記同期制御装置において、前記バッファ記憶装置
または前記主記憶装置が動作中のとき論理″１”となる
動作中表示信号と、該動作中表示信号と基本処理装置内
部のアクセス要求信号との組合せ論理回路の出力によシ
制御される内部基本クロック制御回路を設けたことを％
徴とする第１項の同期制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160345A JPS6054065A (ja) | 1983-09-02 | 1983-09-02 | 同期制御装置 |
| DE19843428418 DE3428418A1 (de) | 1983-09-02 | 1984-08-01 | Speichersteuervorrichtung |
| KR1019840004567A KR850002621A (ko) | 1983-09-02 | 1984-08-01 | 메모리 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160345A JPS6054065A (ja) | 1983-09-02 | 1983-09-02 | 同期制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054065A true JPS6054065A (ja) | 1985-03-28 |
Family
ID=15712971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160345A Pending JPS6054065A (ja) | 1983-09-02 | 1983-09-02 | 同期制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS6054065A (ja) |
| KR (1) | KR850002621A (ja) |
| DE (1) | DE3428418A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321145A (ja) * | 1991-04-22 | 1992-11-11 | Toshiba Corp | プロセッサシステム |
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0445463A1 (en) * | 1989-11-03 | 1991-09-11 | Compaq Computer Corporation | Bus clock extending memory controller |
-
1983
- 1983-09-02 JP JP58160345A patent/JPS6054065A/ja active Pending
-
1984
- 1984-08-01 DE DE19843428418 patent/DE3428418A1/de not_active Withdrawn
- 1984-08-01 KR KR1019840004567A patent/KR850002621A/ko not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321145A (ja) * | 1991-04-22 | 1992-11-11 | Toshiba Corp | プロセッサシステム |
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US6643720B2 (en) | 1994-01-21 | 2003-11-04 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850002621A (ko) | 1985-05-15 |
| DE3428418A1 (de) | 1985-04-04 |
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