JPH0241058B2 - - Google Patents
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- JPH0241058B2 JPH0241058B2 JP57089844A JP8984482A JPH0241058B2 JP H0241058 B2 JPH0241058 B2 JP H0241058B2 JP 57089844 A JP57089844 A JP 57089844A JP 8984482 A JP8984482 A JP 8984482A JP H0241058 B2 JPH0241058 B2 JP H0241058B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、コンピユータ等情報処理装置に関
し、特に、記憶装置の高速連続読出し／書込み動
作方式に関する。
し、特に、記憶装置の高速連続読出し／書込み動
作方式に関する。
近年、半導体集積回路技術の急速な発展に伴な
い、記憶装置に使用される半導体メモリICは、
ますます大容量化される傾向にある。このような
大容量メモリICを記憶媒体とする記憶装置は、
高速に読出し／書込み動作ができることが要求さ
れるだけでなく、高速にデータを転送することも
要求されている。
い、記憶装置に使用される半導体メモリICは、
ますます大容量化される傾向にある。このような
大容量メモリICを記憶媒体とする記憶装置は、
高速に読出し／書込み動作ができることが要求さ
れるだけでなく、高速にデータを転送することも
要求されている。
従来、高速にデータの読出し又は書込みを行な
う方法として、異なるメモリIC群を並行して読
み書き動作させるインタリービングが知られてい
る。しかしながら、メモリIC単体は、入出力ピ
ン数を減らすために、例えば、64kワード×１ビ
ツト、256kワード×１ビツト等、ワード方向に
大容量化される傾向が強いために、複数個のメモ
リIC群に分割してインターリービングを行なう
と、メモリ装置の容量が大きくなる欠点があつ
た。
う方法として、異なるメモリIC群を並行して読
み書き動作させるインタリービングが知られてい
る。しかしながら、メモリIC単体は、入出力ピ
ン数を減らすために、例えば、64kワード×１ビ
ツト、256kワード×１ビツト等、ワード方向に
大容量化される傾向が強いために、複数個のメモ
リIC群に分割してインターリービングを行なう
と、メモリ装置の容量が大きくなる欠点があつ
た。
ところで、このような大規模メモリICとして、
入力ピン数を減らすために、２つのタイミング入
力とともに、アドレス信号を２回に分けて受信す
る、アドレス２回転送メモリICがよく使われて
いる。そして、この種メモリICでは、連続アド
レスに対して高速に読み書きできるニブルモード
を採用したものがある。
入力ピン数を減らすために、２つのタイミング入
力とともに、アドレス信号を２回に分けて受信す
る、アドレス２回転送メモリICがよく使われて
いる。そして、この種メモリICでは、連続アド
レスに対して高速に読み書きできるニブルモード
を採用したものがある。
このニブルモードを利用すると、同一メモリ
IC内の連続アドレスに対して高速に読出し書込
みが行なえるため、高速データ転送が可能であ
る。しかしながら、誤り訂正を行なう記憶装置で
は、部分書込み動作（データ幅のうちの一部に書
込みを行なう動作）を含む連続アドレスの書込み
読出し動作は、当該アドレスのデータを読出した
後、読出しデータの誤りチエツク訂正と共に、部
分書込みデータと読出しデータの一部である再書
込みデータとから誤り訂正符号を発生させて部分
書込みを行なうため、部分書込みサイクルタイム
が増加する欠点があつた 〔発明の目的〕 本発明の目的は、誤り訂正を行なう記憶装置に
おいて、ニブルモードを有するメモリICを用い
て部分書込みを含む連続アドレスに対し高速に読
出し書込みを行なう方式を提供することにある。
IC内の連続アドレスに対して高速に読出し書込
みが行なえるため、高速データ転送が可能であ
る。しかしながら、誤り訂正を行なう記憶装置で
は、部分書込み動作（データ幅のうちの一部に書
込みを行なう動作）を含む連続アドレスの書込み
読出し動作は、当該アドレスのデータを読出した
後、読出しデータの誤りチエツク訂正と共に、部
分書込みデータと読出しデータの一部である再書
込みデータとから誤り訂正符号を発生させて部分
書込みを行なうため、部分書込みサイクルタイム
が増加する欠点があつた 〔発明の目的〕 本発明の目的は、誤り訂正を行なう記憶装置に
おいて、ニブルモードを有するメモリICを用い
て部分書込みを含む連続アドレスに対し高速に読
出し書込みを行なう方式を提供することにある。
本発明は、第１及び第２のクロツクに同期して
第１及び第２のアドレス信号を受け、第２のアド
レス信号の数ビツトに対して第２のクロツクによ
り順に読出し又は書込み動作を行なうメモリ素子
群からなる記憶部と、誤り訂正符号発生機能及び
誤り訂正機能を有するデータ制御部と、前記記憶
部に第１及び第２のクロツク、読出し又は書込み
制御信号及びアドレス信号を送出し、前記データ
制御部に誤り訂正符号発生及び誤り訂正を制御す
る信号を送出するメモリ制御部とを含み、前記デ
ータ制御部は、前記記憶部へ書込むデータを連続
動作数だけ保持する保持手段と、前記記憶部から
読出されたデータを連続動作数だけ保持する保持
手段とを有し、両保持手段の出力をバイト毎に選
択し、誤り訂正符号を作成するものであり、前記
メモリ制御部は、部分書込みを含む第２のアドレ
ス信号で指定したアドレスから連続したアドレス
への連続動作を行なう際に、前記記憶部から部分
書込みアドレスの情報を読出して前記データ制御
部への入力させた後に、前記第２のクロツクを前
記部分書込みアドレスに戻るまで入力し、その間
読出し、書込み、あるいはダミー動作を行なつ
て、再び当該部分書込みアドレスに戻つたときに
その部分書込みアドレスに前記データ制御部から
出力される情報を書込むことを特徴とする、誤り
訂正を行なう記憶装置の部分書込みを含む連続ア
ドレスへの連続動作方式である。
第１及び第２のアドレス信号を受け、第２のアド
レス信号の数ビツトに対して第２のクロツクによ
り順に読出し又は書込み動作を行なうメモリ素子
群からなる記憶部と、誤り訂正符号発生機能及び
誤り訂正機能を有するデータ制御部と、前記記憶
部に第１及び第２のクロツク、読出し又は書込み
制御信号及びアドレス信号を送出し、前記データ
制御部に誤り訂正符号発生及び誤り訂正を制御す
る信号を送出するメモリ制御部とを含み、前記デ
ータ制御部は、前記記憶部へ書込むデータを連続
動作数だけ保持する保持手段と、前記記憶部から
読出されたデータを連続動作数だけ保持する保持
手段とを有し、両保持手段の出力をバイト毎に選
択し、誤り訂正符号を作成するものであり、前記
メモリ制御部は、部分書込みを含む第２のアドレ
ス信号で指定したアドレスから連続したアドレス
への連続動作を行なう際に、前記記憶部から部分
書込みアドレスの情報を読出して前記データ制御
部への入力させた後に、前記第２のクロツクを前
記部分書込みアドレスに戻るまで入力し、その間
読出し、書込み、あるいはダミー動作を行なつ
て、再び当該部分書込みアドレスに戻つたときに
その部分書込みアドレスに前記データ制御部から
出力される情報を書込むことを特徴とする、誤り
訂正を行なう記憶装置の部分書込みを含む連続ア
ドレスへの連続動作方式である。
次に本発明の実施例について図面を参照して説
明する。第１図を参照すると、本発明の一実施例
は、メモリ制御部１と、記憶部２と、データ制御
部３とを含む。メモリ制御部１は、スタート信号
４、読出し／書込み指定信号５、アドレス信号６
を入力とし、アドレス信号９、読出し／書込み制
御信号１０、データ制御信号１１を出力とするも
のである。データ制御部３は、書込みデータ７
と、データ制御信号１１を入力とし、読出しデー
タ８を出力とし、データ１２を入出力とするもの
である。記憶部２は、アドレス信号９、読出し／
書込み制御信号１０を入力とし、データ１２を入
出力とするものである。
明する。第１図を参照すると、本発明の一実施例
は、メモリ制御部１と、記憶部２と、データ制御
部３とを含む。メモリ制御部１は、スタート信号
４、読出し／書込み指定信号５、アドレス信号６
を入力とし、アドレス信号９、読出し／書込み制
御信号１０、データ制御信号１１を出力とするも
のである。データ制御部３は、書込みデータ７
と、データ制御信号１１を入力とし、読出しデー
タ８を出力とし、データ１２を入出力とするもの
である。記憶部２は、アドレス信号９、読出し／
書込み制御信号１０を入力とし、データ１２を入
出力とするものである。
ここで、データ制御部３と記憶部２との間でや
りとりされるデータ１２は、情報ビツト及びそれ
に付加された誤り訂正用チエツクビツトを含む誤
り訂正符号化されたデータである。データ制御部
３は、書込みデータを７、データ制御信号１１に
より第１の保持回路（図示せず）に取り込んだ
後、誤り訂正用チエツクビツトを作成し、これを
書込みデータに付加して、データ１２として出力
する。また、データ制御部３は、情報ビツト及び
チエツクビツトからなるデータ１２を、データ制
御信号１１により第２の保持回路（図示せず）に
取り込んだ後、その誤りを検出し、訂正し、第３
の保持回路（図示せず）に、データ制御信号１１
により取り込み、読出しデータ８として出力す
る。さらに、データ制御部３は、第１の保持回路
の出力と、第３の保持回路の出力とをデータ制御
信号１１の指定によりバイト毎に選択し、誤り訂
正用チエツクビツトを作成し、これを部分書込み
データとして書込みデータに付加して、データ１
２として出力する。なお、第１及び第３の保持回
路は連続部分書込み動作数だけの保持回路の組を
有している。また、記憶部２は、データ幅がデー
タ１２と等しく、第１及び第２のクロツクに同期
した第１のアドレス及び第２のアドレス信号によ
りアドレスが指定され、かつ第２のクロツクを与
えることにより第２のアドレス信号の数ビツトに
対し順に読出しあるいは書込みの可能なメモリ素
子群から構成されている。
りとりされるデータ１２は、情報ビツト及びそれ
に付加された誤り訂正用チエツクビツトを含む誤
り訂正符号化されたデータである。データ制御部
３は、書込みデータを７、データ制御信号１１に
より第１の保持回路（図示せず）に取り込んだ
後、誤り訂正用チエツクビツトを作成し、これを
書込みデータに付加して、データ１２として出力
する。また、データ制御部３は、情報ビツト及び
チエツクビツトからなるデータ１２を、データ制
御信号１１により第２の保持回路（図示せず）に
取り込んだ後、その誤りを検出し、訂正し、第３
の保持回路（図示せず）に、データ制御信号１１
により取り込み、読出しデータ８として出力す
る。さらに、データ制御部３は、第１の保持回路
の出力と、第３の保持回路の出力とをデータ制御
信号１１の指定によりバイト毎に選択し、誤り訂
正用チエツクビツトを作成し、これを部分書込み
データとして書込みデータに付加して、データ１
２として出力する。なお、第１及び第３の保持回
路は連続部分書込み動作数だけの保持回路の組を
有している。また、記憶部２は、データ幅がデー
タ１２と等しく、第１及び第２のクロツクに同期
した第１のアドレス及び第２のアドレス信号によ
りアドレスが指定され、かつ第２のクロツクを与
えることにより第２のアドレス信号の数ビツトに
対し順に読出しあるいは書込みの可能なメモリ素
子群から構成されている。
次に、本実施例の動作について説明する。
先ず、読出し動作の場合には、メモリ制御部１
に、スタート信号４と共に、アドレス信号６、読
出し指定された読出し／書込み指定信号５が与え
られる。この時、メモリ制御部１から２回転送に
よりアドレス信号９が出力され、これに同期して
第１、第２のクロツク及び読出しを指定した読出
し／書込み制御信号１０が出力される。この時、
記憶部２から、アドレス信号９により指定された
アドレスからデータ１２が読出される。データ制
御部３は、このデータ１２を、データ制御信号１
１に応答して、第２の保持回路に保持した後、誤
りがあれば訂正して読出しデータ８として出力す
る。
に、スタート信号４と共に、アドレス信号６、読
出し指定された読出し／書込み指定信号５が与え
られる。この時、メモリ制御部１から２回転送に
よりアドレス信号９が出力され、これに同期して
第１、第２のクロツク及び読出しを指定した読出
し／書込み制御信号１０が出力される。この時、
記憶部２から、アドレス信号９により指定された
アドレスからデータ１２が読出される。データ制
御部３は、このデータ１２を、データ制御信号１
１に応答して、第２の保持回路に保持した後、誤
りがあれば訂正して読出しデータ８として出力す
る。
次に、全書込み動作の場合には、メモリ制御部
１に、スタート信号４と共に、アドレス信号６と
全書込み状態を指定した読出し／書込み指定信号
５とが与えられる。この時、メモリ制御部１から
データ制御信号１１が出力される。データ制御部
３は、このデータ制御信号１１を受けると、第１
の保持回路に書込みデー７を保持した後、書込み
データ７から誤り訂正用チエツクビツトを作成し
て、これを情報ビツトと共にデータ１２として出
力する。記憶部２には、第１及び第２のクロツク
と共に書込みを指定する読出し／書込み制御信号
１０と、これらクロツクに同期して２回転送によ
りアドレス信号９が与えられて、記憶部２の当該
アドレスへデータ１２が書込まれる。
１に、スタート信号４と共に、アドレス信号６と
全書込み状態を指定した読出し／書込み指定信号
５とが与えられる。この時、メモリ制御部１から
データ制御信号１１が出力される。データ制御部
３は、このデータ制御信号１１を受けると、第１
の保持回路に書込みデー７を保持した後、書込み
データ７から誤り訂正用チエツクビツトを作成し
て、これを情報ビツトと共にデータ１２として出
力する。記憶部２には、第１及び第２のクロツク
と共に書込みを指定する読出し／書込み制御信号
１０と、これらクロツクに同期して２回転送によ
りアドレス信号９が与えられて、記憶部２の当該
アドレスへデータ１２が書込まれる。
さらに、部分書込み動作の場合には、メモリ制
御部１に、スタート信号４及びアドレス信号６と
共に部分書込みバイトを指定する読出し／書込み
指定信号５が与えられる。この時、メモリ制御部
１からデータ制御信号１１が出力される。このデ
ータ制御信号１１により書込みデータ７がデータ
制御部３へ入力された後、第１の保持回路に保持
される。一方、メモリ制御部１からは、第１のク
ロツク、第２のクロツク及び読出しを指定する読
出し／書込み制御信号１０とこれらクロツクに同
期した２回転送されたアドレス信号９が出力され
る。これらの信号により、記憶部２の当該アドレ
スからデータ１２が読出される。データ制御部３
は、データ制御信号１１に応答して、第２の保持
回路にデータ１２を保持した後、データ１２に誤
りがあるかどうか検査して誤りがあれば訂正し、
第３の保持回路に保持する。更に、データ制御部
３は、このデータとすでに入力されているデータ
７とから書込み用データ１２を作成して記憶部２
に与える。記憶部２では、この書込み用データ１
２が、先にアドレス信号９により指定されたアド
レスへ、書込み指定された読出し／書込み制御信
号１０により書込まれる。このようにして、部分
書込みが行なわれる。
御部１に、スタート信号４及びアドレス信号６と
共に部分書込みバイトを指定する読出し／書込み
指定信号５が与えられる。この時、メモリ制御部
１からデータ制御信号１１が出力される。このデ
ータ制御信号１１により書込みデータ７がデータ
制御部３へ入力された後、第１の保持回路に保持
される。一方、メモリ制御部１からは、第１のク
ロツク、第２のクロツク及び読出しを指定する読
出し／書込み制御信号１０とこれらクロツクに同
期した２回転送されたアドレス信号９が出力され
る。これらの信号により、記憶部２の当該アドレ
スからデータ１２が読出される。データ制御部３
は、データ制御信号１１に応答して、第２の保持
回路にデータ１２を保持した後、データ１２に誤
りがあるかどうか検査して誤りがあれば訂正し、
第３の保持回路に保持する。更に、データ制御部
３は、このデータとすでに入力されているデータ
７とから書込み用データ１２を作成して記憶部２
に与える。記憶部２では、この書込み用データ１
２が、先にアドレス信号９により指定されたアド
レスへ、書込み指定された読出し／書込み制御信
号１０により書込まれる。このようにして、部分
書込みが行なわれる。
ところで、記憶部２に使用されているメモリ素
子群は第２のアドレス信号の数ビツトが第２のク
ロツクを入力することにより高速に連続的に変る
ことが特徴である。従つて、連続アドレスへの読
出しの場合には、読出し／書込み指定信号５によ
りあらかじめ読出すアドレス数を指定すれば高速
連続読出しが可能となり、又連続アドレスへの全
書込みの場合には、読出し／書込み指定信号５に
よりあらかじめ書込むアドレス数を指定すると共
に、書込みデータ７を順次与えてやれば、高速連
続全書込みが可能である。
子群は第２のアドレス信号の数ビツトが第２のク
ロツクを入力することにより高速に連続的に変る
ことが特徴である。従つて、連続アドレスへの読
出しの場合には、読出し／書込み指定信号５によ
りあらかじめ読出すアドレス数を指定すれば高速
連続読出しが可能となり、又連続アドレスへの全
書込みの場合には、読出し／書込み指定信号５に
よりあらかじめ書込むアドレス数を指定すると共
に、書込みデータ７を順次与えてやれば、高速連
続全書込みが可能である。
ところが、部分書込み動作を含む書込み又は読
出し動作の場合には、部分書込み動作は、先に説
明したように、一度読出したデータの誤り訂正を
行ない、この読出しデータの一部と部分書込み用
データとから情報ビツトとその誤り訂正用チエツ
クビツトとを作成してから再書込みを行なうこと
により、行なわれる。従つて、サイクルタイムが
長くなり、高速に連続アドレスへの動作ができな
い。
出し動作の場合には、部分書込み動作は、先に説
明したように、一度読出したデータの誤り訂正を
行ない、この読出しデータの一部と部分書込み用
データとから情報ビツトとその誤り訂正用チエツ
クビツトとを作成してから再書込みを行なうこと
により、行なわれる。従つて、サイクルタイムが
長くなり、高速に連続アドレスへの動作ができな
い。
そのため、本発明の実施例では、部分書込みを
含む連続アドレスへの高速動作を行なうために、
部分書込みのための読出し動作後、第２のクロツ
クにより一度他のアドレスへ順に書込み、読出し
あるいはダミー動作を行なつて、再び元のアドレ
スへ戻つてきたとき書込み動作を行なつて部分書
込みを行なつている。
含む連続アドレスへの高速動作を行なうために、
部分書込みのための読出し動作後、第２のクロツ
クにより一度他のアドレスへ順に書込み、読出し
あるいはダミー動作を行なつて、再び元のアドレ
スへ戻つてきたとき書込み動作を行なつて部分書
込みを行なつている。
なお、ダミー動作とは、メモリ制御部１から第
１のクロツクが出力されたままで第２のクロツク
と読出し指定された制御信号１０が出力される
が、データ制御信号１１は出力されず、従つて、
データ制御部３は動作せず、記憶部２へ与えられ
るアドレスのみ更新されることをいう。
１のクロツクが出力されたままで第２のクロツク
と読出し指定された制御信号１０が出力される
が、データ制御信号１１は出力されず、従つて、
データ制御部３は動作せず、記憶部２へ与えられ
るアドレスのみ更新されることをいう。
第２図〜第４図は、いずれもメモリ素子群が第
２のクロツクにより第２のアドレスの最下
位２ビツトに対しニブルモードが可能な動作例で
ある。第２図は、部分書込み、部分書込みの連続
アドレスへの動作例であり、第３図は、部分書込
み、全書込み、部分書込みの連続アドレスへの動
作例であり、第４図は、部分書込み、全書込み、
全書込み、部分書込みの連続アドレスへの動作例
である。第２図〜第４図のいずれの場合にも、ス
タート信号４と共に動作開始アドレスがアドレス
信号６により与えられ、これら動作モードは読出
し／書込み指定信号５により与えられ、書込みデ
ータは書込みデータ７より順に与えられるものと
する。
２のクロツクにより第２のアドレスの最下
位２ビツトに対しニブルモードが可能な動作例で
ある。第２図は、部分書込み、部分書込みの連続
アドレスへの動作例であり、第３図は、部分書込
み、全書込み、部分書込みの連続アドレスへの動
作例であり、第４図は、部分書込み、全書込み、
全書込み、部分書込みの連続アドレスへの動作例
である。第２図〜第４図のいずれの場合にも、ス
タート信号４と共に動作開始アドレスがアドレス
信号６により与えられ、これら動作モードは読出
し／書込み指定信号５により与えられ、書込みデ
ータは書込みデータ７より順に与えられるものと
する。
先ず、第２図を参照すると、第１のクロツク
RAS及び第２のクロツクに同期して第１及
び第２のアドレスＡが与えられ、読出し書込み制
御はタイミングにより行なわれ、第２のクロ
ツクにより、アドレスA0の読出し、アドレ
ス（A0＋１）の読出し、アドレス（A0＋２）、
（A0＋３）のダミー読出し、アドレスA0の書込
み、アドレス（A0＋１）の書込み動作により、
アドレスA0及び（A0＋１）への部分書込みが行
なわれる。D0は記憶部よりの出力データ、DIは
記憶部への入力データである。
RAS及び第２のクロツクに同期して第１及
び第２のアドレスＡが与えられ、読出し書込み制
御はタイミングにより行なわれ、第２のクロ
ツクにより、アドレスA0の読出し、アドレ
ス（A0＋１）の読出し、アドレス（A0＋２）、
（A0＋３）のダミー読出し、アドレスA0の書込
み、アドレス（A0＋１）の書込み動作により、
アドレスA0及び（A0＋１）への部分書込みが行
なわれる。D0は記憶部よりの出力データ、DIは
記憶部への入力データである。
即ち、第２図に示されるように、
A0番地：部分書込み
A0＋１番地：部分書込み
の書込み動作が行われる場合、A0、A0＋１番地
ともに部分書込みなので、一度読出した後に書込
みが行われ、A0＋２，A0＋３番地がダミー動作
を行つているのは、ニブルモードでは、アドレス
の指定が第２のクロツクにより、A0→A0＋
１→A0＋２→A0＋３→A0の繰り返しとなるの
で、もとのアドレスA0へ戻すためである。
ともに部分書込みなので、一度読出した後に書込
みが行われ、A0＋２，A0＋３番地がダミー動作
を行つているのは、ニブルモードでは、アドレス
の指定が第２のクロツクにより、A0→A0＋
１→A0＋２→A0＋３→A0の繰り返しとなるの
で、もとのアドレスA0へ戻すためである。
なお、ダミー動作とは、前にのべたように、第
１のクロツクが入り放しで、第２のクロツ
クが入り、読出し書込み制御は読出し状
態で、さらにデータ制御信１１が与えられない場
合で、アドレスのみ更新される場合をいう。
１のクロツクが入り放しで、第２のクロツ
クが入り、読出し書込み制御は読出し状
態で、さらにデータ制御信１１が与えられない場
合で、アドレスのみ更新される場合をいう。
ここで、データ制御部３では、書込みデータ用
の第１の保持回路及び読出しデータ用の第３の保
持回路を連続動作の数だけ持つていて、しかも部
分書込み動作は読出し動作と書込み動作に分けて
行うので、データ制御部３でのデータの衝突、競
合は起こらない。
の第１の保持回路及び読出しデータ用の第３の保
持回路を連続動作の数だけ持つていて、しかも部
分書込み動作は読出し動作と書込み動作に分けて
行うので、データ制御部３でのデータの衝突、競
合は起こらない。
第３図の場合も第２図と同様にして、アドレス
A0の読出し、アドレス（A0＋１）の書込み、ア
ドレス（A0＋２）の読出し、アドレス（A0＋３）
のダミー読出し、アドレスA0の書込み、アドレ
ス（A0＋１）のダミー読出し、アドレス（A0＋
２）の書込みにより、アドレスA0への部分書込
み、アドレス（A0＋１）への全書込み、アドレ
ス（A0＋２）への部分書込みが行なわれる。
A0の読出し、アドレス（A0＋１）の書込み、ア
ドレス（A0＋２）の読出し、アドレス（A0＋３）
のダミー読出し、アドレスA0の書込み、アドレ
ス（A0＋１）のダミー読出し、アドレス（A0＋
２）の書込みにより、アドレスA0への部分書込
み、アドレス（A0＋１）への全書込み、アドレ
ス（A0＋２）への部分書込みが行なわれる。
即ち、第３図に示されるように、
A0番地：部分書込み
A0＋１番地：全書込み
A0＋２番地：部分書込み
の書込みが行われる場合、A0番地への書込みは
部分書込みなので、２回目にA0番地が指定され
たとき行われ、A0＋１番地への書込みは、はじ
めのA0＋１番地の指定のとき、完結し、A0＋２
番地への書込みは部分書込みなので、２回目に
A0＋２番地が指定されたとき行われ、A0＋３番
地及びA0＋１番地へのダミー動作は、再びA0番
地及びA0＋２番地に書込みが必要なために行な
われる。即ちアドレスはニブルモードでは、A0
→A0＋１→A0＋２→A0＋３→A0の巡回をするた
めにこのような動作が入つている。更に、第２図
の説明と同様に、データ制御部３には第１及び第
３の保持回路が連続動作数だけ設けられていて、
データの競合、衝突は起こらない。
部分書込みなので、２回目にA0番地が指定され
たとき行われ、A0＋１番地への書込みは、はじ
めのA0＋１番地の指定のとき、完結し、A0＋２
番地への書込みは部分書込みなので、２回目に
A0＋２番地が指定されたとき行われ、A0＋３番
地及びA0＋１番地へのダミー動作は、再びA0番
地及びA0＋２番地に書込みが必要なために行な
われる。即ちアドレスはニブルモードでは、A0
→A0＋１→A0＋２→A0＋３→A0の巡回をするた
めにこのような動作が入つている。更に、第２図
の説明と同様に、データ制御部３には第１及び第
３の保持回路が連続動作数だけ設けられていて、
データの競合、衝突は起こらない。
第４図の場合も第２図及び第３図と同様にし
て、アドレスA0の読出し、アドレス（A0＋１）
の書込み、アドレス（A0＋２）の書込み、アド
レス（A0＋３）の読出し、アドレスA0の書込み、
アドレス（A0＋１），（A0＋２）のダミー読出し、
アドレス（A0＋３）の書込みにより、アドレス
A0への部分書込み、アドレス（A0＋１）への全
書込み、アドレス信号（A0＋２）への全書込み、
アドレス（A0＋３）への部分書込みが行なわれ
る。
て、アドレスA0の読出し、アドレス（A0＋１）
の書込み、アドレス（A0＋２）の書込み、アド
レス（A0＋３）の読出し、アドレスA0の書込み、
アドレス（A0＋１），（A0＋２）のダミー読出し、
アドレス（A0＋３）の書込みにより、アドレス
A0への部分書込み、アドレス（A0＋１）への全
書込み、アドレス信号（A0＋２）への全書込み、
アドレス（A0＋３）への部分書込みが行なわれ
る。
即ち、第４図に示されるように、
A0番地：部分書込み
A0＋１番地：全書込み
A0＋２番地：全書込み
A0＋３番地：部分書込み
の動作が行われる場合、A0、A0＋３番地はとも
に全書込みなので、一度読出しを行つた後、書込
みが行われ、A1及びA0＋２番地はともに全書込
みなので、一度の動作で書込みが行えるが、A0
＋３番地を再び呼び出すためには、A0＋１、A0
＋２番地にダミー動作を行つている。この場合
も、データ制御部３の構成からデータの競合、衝
突は起こらない。
に全書込みなので、一度読出しを行つた後、書込
みが行われ、A1及びA0＋２番地はともに全書込
みなので、一度の動作で書込みが行えるが、A0
＋３番地を再び呼び出すためには、A0＋１、A0
＋２番地にダミー動作を行つている。この場合
も、データ制御部３の構成からデータの競合、衝
突は起こらない。
なお、第２図〜第４図の説明では、ニブルモー
ドは第２のアドレスの最下位２ビツトとしたが、
必ずしも２ビツトに限定されるものではない。ま
た開始アドレスは第２のアドレスの下位数ビツト
の最小アドレスに限定されない。即ち、記憶部
に、定められたアドレス範囲内で開始アドレスよ
り順に第２のクロツクにより巡回して動作させる
ことができればよい。
ドは第２のアドレスの最下位２ビツトとしたが、
必ずしも２ビツトに限定されるものではない。ま
た開始アドレスは第２のアドレスの下位数ビツト
の最小アドレスに限定されない。即ち、記憶部
に、定められたアドレス範囲内で開始アドレスよ
り順に第２のクロツクにより巡回して動作させる
ことができればよい。
以上説明したように、本発明によれば、誤り訂
正を行なう装置において、第１のクロツク及び第
２のクロツクに同期して第１のアドレス及び第２
のアドレスが与えられた後の第２のクロツクによ
り連続したアドレスに高速な読出し／書込みの可
能なメモリ素子群を用いて、部分書込み動作のう
ちの読出し動作を行なつた後に、次のアドレスへ
順次読出し、書込みあるいはダミー動作を行な
い、再び部分書込みアドレスへ書込みを行なう、
高速に部分書込みを含む連続アドレスへの読出
し、書込み動作可能な記憶装置を提供できるとい
う効果がある。
正を行なう装置において、第１のクロツク及び第
２のクロツクに同期して第１のアドレス及び第２
のアドレスが与えられた後の第２のクロツクによ
り連続したアドレスに高速な読出し／書込みの可
能なメモリ素子群を用いて、部分書込み動作のう
ちの読出し動作を行なつた後に、次のアドレスへ
順次読出し、書込みあるいはダミー動作を行な
い、再び部分書込みアドレスへ書込みを行なう、
高速に部分書込みを含む連続アドレスへの読出
し、書込み動作可能な記憶装置を提供できるとい
う効果がある。
第１図は、本発明の実施例のブロツク図、第２
図〜第４図は、本発明の実施例の動作例を示すタ
イムチヤートである。 １…メモリ制御部、２…記憶部、３…データ制
御部、４…スタート信号、５…読出し／書込み指
定信号、６…アドレス信号、７…書込みデータ、
８…読出しデータ、９…アドレス信号、１０…読
出し／書込み制御信号、１１…データ制御信号、
１２…データ。
図〜第４図は、本発明の実施例の動作例を示すタ
イムチヤートである。 １…メモリ制御部、２…記憶部、３…データ制
御部、４…スタート信号、５…読出し／書込み指
定信号、６…アドレス信号、７…書込みデータ、
８…読出しデータ、９…アドレス信号、１０…読
出し／書込み制御信号、１１…データ制御信号、
１２…データ。
Claims (1)
- １ 第１及び第２のクロツクに同期して第１及び
第２のアドレス信号を受け、第２のアドレス信号
の数ビツトに対して第２のクロツクにより順に読
出し又は書込み動作を行なうメモリ素子群からな
る記憶部と、誤り訂正符号発生機能及び誤り訂正
機能を有するデータ制御部と、前記記憶部に第１
及び第２のクロツク、読出し又は書込み制御信号
及びアドレス信号を送出し、前記データ制御部に
誤り訂正符号発生及び誤り訂正を制御する信号を
送出するメモリ制御部とを含み、前記メモリ制御
部は、部分書込みを含む第２のアドレス信号で指
定したアドレスから連続したアドレスへの連続動
作を行なう際に、前記記憶部から部分書込みアド
レスの情報を読出して前記データ制御部へ入力さ
せた後に、前記第２のクロツクを前記部分書込み
アドレスに戻るまで入力し、その間読出し、書込
み、あるいはダミー動作を行なつて、再び当該部
分書込みアドレスに戻つたときにその部分書込み
アドレスに前記データ制御部から出力される情報
を書込むことを特徴とする、誤り訂正を行なう記
憶装置の部分書込みを含む連続アドレスへの連続
動作方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089844A JPS58208996A (ja) | 1982-05-28 | 1982-05-28 | 誤り訂正を行なう記憶装置の部分書込みを含む連続アドレスへの連続動作方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089844A JPS58208996A (ja) | 1982-05-28 | 1982-05-28 | 誤り訂正を行なう記憶装置の部分書込みを含む連続アドレスへの連続動作方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58208996A JPS58208996A (ja) | 1983-12-05 |
| JPH0241058B2 true JPH0241058B2 (ja) | 1990-09-14 |
Family
ID=13982069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089844A Granted JPS58208996A (ja) | 1982-05-28 | 1982-05-28 | 誤り訂正を行なう記憶装置の部分書込みを含む連続アドレスへの連続動作方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208996A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278651A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | 部分書込制御装置 |
-
1982
- 1982-05-28 JP JP57089844A patent/JPS58208996A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58208996A (ja) | 1983-12-05 |
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