JPS6249428A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6249428A JPS6249428A JP60191003A JP19100385A JPS6249428A JP S6249428 A JPS6249428 A JP S6249428A JP 60191003 A JP60191003 A JP 60191003A JP 19100385 A JP19100385 A JP 19100385A JP S6249428 A JPS6249428 A JP S6249428A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- function block
- delay
- small
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に係り、特に信号処理に用
いられるクロンク発生装置に関するものである。
いられるクロンク発生装置に関するものである。
従来、シーケンシャルに配置された複数の機能ブロック
よりデータを処理する信号処理半導体集積回路（以下、
信号処理ＬＳＩという）においては、第４図に示すよう
に基本クロックφ、よりノンオーバラップの２相クロッ
クφ１．φ２を発生するクロックジェネレータ１０はチ
ップ内に１個設置されていた。なお、Ａ−Ｆは各機能ブ
ロックと示す。
よりデータを処理する信号処理半導体集積回路（以下、
信号処理ＬＳＩという）においては、第４図に示すよう
に基本クロックφ、よりノンオーバラップの２相クロッ
クφ１．φ２を発生するクロックジェネレータ１０はチ
ップ内に１個設置されていた。なお、Ａ−Ｆは各機能ブ
ロックと示す。
第５図はクロックジェネレータ１００回路を示し、クロ
ックジェネレータ１０はインバータ１１と％２つのＮｏ
几回路１２．１３より構成される。
ックジェネレータ１０はインバータ１１と％２つのＮｏ
几回路１２．１３より構成される。
第６図は上記ターンクジエネレータ１０に与える基本ク
ロックφつと、出力された２相りａツクφ１．φ、のタ
イミングチャートを表す。２相クロックφ１．φ、の片
方の立ち下がり後に、もう一方のクロックが立ち上がる
ので、２相クロツクφ１゜φ２はオーバランプしない。
ロックφつと、出力された２相りａツクφ１．φ、のタ
イミングチャートを表す。２相クロックφ１．φ、の片
方の立ち下がり後に、もう一方のクロックが立ち上がる
ので、２相クロツクφ１゜φ２はオーバランプしない。
次に第４図の（ｆｉ号処理ＬＳＩの動作を説明する。
信号処理ＬＳＩＫ設置された１つのクロンクジエネレー
タ１０は外部より基本クロックφ舅を受け、ノンオーバ
ラップの２相クロックφ１．φ、を発生する。この２相
クロックφ１．φ、は信号処理ＬＳＩ内のノンオーバラ
ップ２相クロンクを必要とする各機能ブロックＡ−Ｆの
丁べてに与えられる。
タ１０は外部より基本クロックφ舅を受け、ノンオーバ
ラップの２相クロックφ１．φ、を発生する。この２相
クロックφ１．φ、は信号処理ＬＳＩ内のノンオーバラ
ップ２相クロンクを必要とする各機能ブロックＡ−Ｆの
丁べてに与えられる。
上述した従来の半導体集積回路は、２相クロックφ１．
φ２の遅延によりオーバランプするなどの問題がある。
φ２の遅延によりオーバランプするなどの問題がある。
例えば、第７図に示すように少ない配線容量、配線抵抗
しか有しない機能ノロツクＡにクロックジェネレータ１
０から供給される２相クロンクφ１．φ２は、第８図の
実線の波形のよう罠なまりがなく、オーバラップしない
（観測点ｐ。
しか有しない機能ノロツクＡにクロックジェネレータ１
０から供給される２相クロンクφ１．φ２は、第８図の
実線の波形のよう罠なまりがなく、オーバラップしない
（観測点ｐ。
ｑ）、しかし、大ぎな配梅谷童、配線抵抗を有する機能
フロックＦにおいては供給される２相クロンクφ８．φ
２には、破線の波形のようになまりが生じ（観測点ｒ、
ｓ）、オーバランプする口■馳性があるなどの問題点が
あった。
フロックＦにおいては供給される２相クロンクφ８．φ
２には、破線の波形のようになまりが生じ（観測点ｒ、
ｓ）、オーバランプする口■馳性があるなどの問題点が
あった。
この発明は、上記のような問題点を解消するためになさ
れたもので、２相クロックφ１．φ、のオーバランプを
防ぐことができるクロック発生装置を得ることを目的と
する。
れたもので、２相クロックφ１．φ、のオーバランプを
防ぐことができるクロック発生装置を得ることを目的と
する。
この発明に係るり０ツク発生装置は、基本クロックより
ノンオーバラップの多相りρツクを発生するクロックジ
ェネレータを各機能ブロックごとに設置し、基本タロツ
クをデータ処理のシーケンスに応じて供給する構成とし
たものである。
ノンオーバラップの多相りρツクを発生するクロックジ
ェネレータを各機能ブロックごとに設置し、基本タロツ
クをデータ処理のシーケンスに応じて供給する構成とし
たものである。
この発明においては、各機能ブロックごとに多相タロツ
クを発生するクロックジェネレータを配置し、狭い機能
フロック内で基本クロックよりノンオーバラップの多相
りｐツクを発生させることにより、配線容量および配線
抵抗による２相りｐツクの波形のなまりが減少し、オー
バラップが防止される。
クを発生するクロックジェネレータを配置し、狭い機能
フロック内で基本クロックよりノンオーバラップの多相
りｐツクを発生させることにより、配線容量および配線
抵抗による２相りｐツクの波形のなまりが減少し、オー
バラップが防止される。
第１図はこの発明の一実施例を示すものである。
この発明においては、１つの信号処理ＬＳＩ内の各機能
ブロックＡＳＦごとにクロックジェネレータ１０Ａ〜１
０Ｆを設置したものである＠上記信号処理ＬＳＩ内での
データ処理のシーケンスは、機能ブロックＡ−Ｆの順に
行われ、基本りｐツクφ舅の配線もｅ＆能ブロックＡ−
Ｆの順に施されている。
ブロックＡＳＦごとにクロックジェネレータ１０Ａ〜１
０Ｆを設置したものである＠上記信号処理ＬＳＩ内での
データ処理のシーケンスは、機能ブロックＡ−Ｆの順に
行われ、基本りｐツクφ舅の配線もｅ＆能ブロックＡ−
Ｆの順に施されている。
この半導体集積回路内のｆｉＩ能ブロックＡ−Ｆに対し
てクロックジェネレータ１０Ａ〜１０Ｆが設置され、こ
れらの各クロックジェネレータＩＯＡ〜ＩＯＦは、各機
能ブロックＡ−ＦＫ対して十分な駆動能力をもつ。
てクロックジェネレータ１０Ａ〜１０Ｆが設置され、こ
れらの各クロックジェネレータＩＯＡ〜ＩＯＦは、各機
能ブロックＡ−ＦＫ対して十分な駆動能力をもつ。
またこの各機能ブロックＡ〜Ｆにおいては、２相クロツ
クφ１によってデータをとり込み、同じくφ２によって
データを出方するものとする。
クφ１によってデータをとり込み、同じくφ２によって
データを出方するものとする。
第２図はデータ処理のシーケンスと基本り。ツクφ、の
配線の方法を示したもので、データ処理の順と基本クロ
ックφ４の供給順序が等しいものである。
配線の方法を示したもので、データ処理の順と基本クロ
ックφ４の供給順序が等しいものである。
この構成によれば、となりあうふたつの機能ブロック、
例えば機能ブロックＣとＤにおける基本クロックφヨの
遅延は機能ブロックＣと０の間の小さい配線容量および
小さい配線抵抗で決定され、基本クロックφうのとなり
あう徳化７°ロック間での遅延は少なく、従って２相ク
ロックφ４．φ２の遅延も少ない。
例えば機能ブロックＣとＤにおける基本クロックφヨの
遅延は機能ブロックＣと０の間の小さい配線容量および
小さい配線抵抗で決定され、基本クロックφうのとなり
あう徳化７°ロック間での遅延は少なく、従って２相ク
ロックφ４．φ２の遅延も少ない。
第３図は機能ブロックＣ１機能ブロックＤの各りｑツク
ジェネレータ１０．Ｃ，１０Ｄの２相クロックφｌｃ、
φ２ｃ、φｌＤ＋φ２Ｄのタイミングチャートを示した
ものである。機能ブロックＣ，Ｄでは、機能ブロックＣ
が２相クロンクφ、Ｃの″′Ｈ″期間で出力したデータ
を、機能ブロックＤが２相クロツクφ１Ｄの″Ｈ′″期
間で受けとるが、基本り一ツクφ輩の遅延が少ないため
２相クロツクφ？０とφ１Ｄはオーバラップを生じさせ
ないための十分なマージンをとることができ、データの
受は渡し九は問題ない。
ジェネレータ１０．Ｃ，１０Ｄの２相クロックφｌｃ、
φ２ｃ、φｌＤ＋φ２Ｄのタイミングチャートを示した
ものである。機能ブロックＣ，Ｄでは、機能ブロックＣ
が２相クロンクφ、Ｃの″′Ｈ″期間で出力したデータ
を、機能ブロックＤが２相クロツクφ１Ｄの″Ｈ′″期
間で受けとるが、基本り一ツクφ輩の遅延が少ないため
２相クロツクφ？０とφ１Ｄはオーバラップを生じさせ
ないための十分なマージンをとることができ、データの
受は渡し九は問題ない。
また各機能ブロックＡ〜Ｆにおけるターンクジエネレー
タ１０Ａ〜ＩＯＦは各ブロックの容量に厄じて、ドライ
ブ能力を調整するので、２相クロンクφ１．φ、はオー
バラップしない。
タ１０Ａ〜ＩＯＦは各ブロックの容量に厄じて、ドライ
ブ能力を調整するので、２相クロンクφ１．φ、はオー
バラップしない。
なお、上記実施例では、ノンオーバラップの２相クロッ
ク発生装置について説明したが、ノンオーバラップクロ
ックを必要と丁Ｚクロック発生装置なら何相の多相でも
よく、上記実施例と同様の効果を奏する。
ク発生装置について説明したが、ノンオーバラップクロ
ックを必要と丁Ｚクロック発生装置なら何相の多相でも
よく、上記実施例と同様の効果を奏する。
この発明は以上説明したように、ノンオーバラップ多相
タロツクを必要とする谷＋！ｉＷＱグロックにクロック
ジェネレータをそれぞれ設置し、基本クロックをデータ
処理のシーケンスに応じて与えるように構成したので、
オーバラップしない安定したクロックが得られる効果が
ある。
タロツクを必要とする谷＋！ｉＷＱグロックにクロック
ジェネレータをそれぞれ設置し、基本クロックをデータ
処理のシーケンスに応じて与えるように構成したので、
オーバラップしない安定したクロックが得られる効果が
ある。
第１図はこの発明の一実施例によるクロック発生装置を
設置した半導体集積回路の構成図、第２図は第１図の一
実施例におけるデータ処理とφ。 の配縁の流れを示す図、第３図は同じくとなりあう機能
ブロックの２相クロツクのタイミングチャートを表わし
た図、第４図は従来のクロック発生方式を用いた信号処
理ＬＳＩの構成図、第５図は一般のりｐツクジェネレー
タの回路図、第６図は上記クロンクジエネレータに入力
する基本クロックと得られたノンオーバラップの２相ク
ロツクのタイミング千ヤード、第７図、第８図は第４図
の従来例の動作説明のための等価回路と波形図である。 図において、Ａ〜Ｆは＋Ａ能ズブロック１０Ａ〜１０Ｆ
はりｐツクジエネＶ−タ、φＭは基本りｐツク、φ４．
φ２は２相りｐツクである。 なお、各図中の同一符号は１ｎＪ−または相当部分を示
す。 代理人 大岩 増雄 （外２名） 第１図 ” １０Ａ−１０Ｆ： ９゜、２．ッ、オ
、−２φＭ：、基本クロック ψ１．φ２：２ａりＯツク 第２図 第３図 Φ２０ 第４図 ψ− 第５図 第６図 第７図 第８図
設置した半導体集積回路の構成図、第２図は第１図の一
実施例におけるデータ処理とφ。 の配縁の流れを示す図、第３図は同じくとなりあう機能
ブロックの２相クロツクのタイミングチャートを表わし
た図、第４図は従来のクロック発生方式を用いた信号処
理ＬＳＩの構成図、第５図は一般のりｐツクジェネレー
タの回路図、第６図は上記クロンクジエネレータに入力
する基本クロックと得られたノンオーバラップの２相ク
ロツクのタイミング千ヤード、第７図、第８図は第４図
の従来例の動作説明のための等価回路と波形図である。 図において、Ａ〜Ｆは＋Ａ能ズブロック１０Ａ〜１０Ｆ
はりｐツクジエネＶ−タ、φＭは基本りｐツク、φ４．
φ２は２相りｐツクである。 なお、各図中の同一符号は１ｎＪ−または相当部分を示
す。 代理人 大岩 増雄 （外２名） 第１図 ” １０Ａ−１０Ｆ： ９゜、２．ッ、オ
、−２φＭ：、基本クロック ψ１．φ２：２ａりＯツク 第２図 第３図 Φ２０ 第４図 ψ− 第５図 第６図 第７図 第８図
Claims (1)
- シーケンシヤルに配置された複数の機能ブロックにより
データを処理する信号処理半導体集積回路において、基
本クロックを受けてノンオーバラップ多相クロックを出
力するクロックジェネレータを前記各機能ブロック毎に
設置し、さらに、前記基本クロックをデータ処理のシー
ケンスの順に前記機能ブロックに供給する構成としたこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191003A JPS6249428A (ja) | 1985-08-28 | 1985-08-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191003A JPS6249428A (ja) | 1985-08-28 | 1985-08-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249428A true JPS6249428A (ja) | 1987-03-04 |
| JPH0452963B2 JPH0452963B2 (ja) | 1992-08-25 |
Family
ID=16267248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191003A Granted JPS6249428A (ja) | 1985-08-28 | 1985-08-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991010176A1 (fr) * | 1989-12-27 | 1991-07-11 | Kabushiki Kaisha Komatsu Seisakusho | Dispositif de prevention de fonctionnement incorrect lors d'interruptions d'une horloge dans une unite de commande |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785124A (en) * | 1980-11-18 | 1982-05-27 | Fujitsu Ltd | Clock distributing system |
| JPS5936835A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | タイミングパルス作成回路 |
| JPS59177791A (ja) * | 1983-03-25 | 1984-10-08 | Nec Corp | 記憶装置 |
-
1985
- 1985-08-28 JP JP60191003A patent/JPS6249428A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785124A (en) * | 1980-11-18 | 1982-05-27 | Fujitsu Ltd | Clock distributing system |
| JPS5936835A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | タイミングパルス作成回路 |
| JPS59177791A (ja) * | 1983-03-25 | 1984-10-08 | Nec Corp | 記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991010176A1 (fr) * | 1989-12-27 | 1991-07-11 | Kabushiki Kaisha Komatsu Seisakusho | Dispositif de prevention de fonctionnement incorrect lors d'interruptions d'une horloge dans une unite de commande |
| US5287010A (en) * | 1989-12-27 | 1994-02-15 | Masao Hagiwara | Device for preventing erroneous operation when the clock is interrupted in a controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452963B2 (ja) | 1992-08-25 |
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