JPH0241115B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体メモリに関し、特にスタテイ
ツクランダムアクセスメモリ（SRAM）に関す
る。

＜従来の技術＞ 現在最新型のスタテイツクRAM（SRAM）の
ほぼ全てに使用される検出技術は、ビツト線上の
差動信号をアナログ増幅するものである。２つの
パス装置を通過しアクセスされた時に記憶セル
は、ビツト線上に差信号を発生する。第１図は従
来の２つの負荷装置を持つ構成例を示す。

SRAMでの検出には、ビツト線を所定電圧レ
ベルにプリチヤージしてから読出モードの期間に
ビツト線上に存在する差信号を検出する。更に、
ビツト線上の差動信号は読出し操作の期間中、選
択されていないメモリに影響を及ぼすことがない
ように読出しの実行のさまたげとならない限りで
きるだけ小さなレベルを持つように設計すること
が望ましい。信号が小さくなるにつれて、信号の
検出／増幅は、困難になり処理速度に時間がかか
るようになるが、前のサイクルで受けとつた差動
電圧から、もとの電圧に戻るまでの時間は非常に
短縮される。

第１Ａ図に示す通り従来の最新型の完全なスタ
テイツク形式であるRAMは、ビツト線をプリチ
ヤージしておき、また読出しモード期間中での適
当な信号の揺れを維持するために負荷装置を使用
する。アクセスされるセルへの書込みは、ビツト
線上に（データ入力ドライバーから与えられる）
非常に大きな信号を提供することによつて行われ
る。故に、読出しモードの期間中にデータが変更
されることがないように読出しモードの間の信号
の揺れは、書込みモードの期間中の信号の揺れよ
りはるかに小さなレベルに保つことが重要であ
る。第１Ａ図に示す負荷装置M₁及びM₂では、こ
れらの装置のゲート上に一定の電圧V_GGが与えら
れている。ゲートバイアス電圧は、記憶セルの特
性やセンスアンプの利得等のその他の交流及び直
流の設計上のパラメータに従つて選択される。ビ
ツト線は通常、高い電圧レベルまでプリチヤージ
される。この電圧レベルはビツト線の為の負荷装
置のゲートバイアス電圧に左右される。

従来技術の他の選択例（第１Ｂ図）では、負荷
装置の構成にデプレツシヨン形装置を使用する。
即ちデプレツシヨン形装置のソース端子がビツト
線を形成しまたデプレツシヨン形装置のゲート端
子もビツト線に接続されている。

＜従来技術の問題点及び発明の目的＞ 上記で示したどちらの構成でも、読出しモード
の期間中、負荷電流は、ビツト線電圧がプリチヤ
ージ電圧レベルから下がるにつれて増加するか又
は、せいぜい一定に保つことができる。アクセス
されているセルは、ビツト線上に充分な大きさの
信号を提供する為に上述の一定の電流又は、増加
する電流に打勝たなくてはならない。デプレツシ
ヨン形負荷装置から与えられる負荷電流も、一定
に保つことはできず実際には、バツクゲートバイ
アス効果によつて増加してしまう。故に従来の最
新技術のセンスアンプは、記憶セル装置とビツト
線負荷装置との間で起こる固有の矛盾による問題
をかかえていた。この矛盾が動作速度を低下し、
電力消費を増加させてしまう。

書込み期間では大きな信号をビツト線上に与え
る必要があるのでこの矛盾による電力消費に関す
る問題はさらに悪化する。読出し操作の期間中
は、スタテイツクメモリセルのクロスカツプルド
装置は、ビツト線の為のドライバー装置となつて
働き、一方、ビツト線負荷装置とセルパス装置と
が直列に接続された組は、セルインバータの為の
負荷装置として働く。もしビツト線負荷装置のゲ
ートに一定の電圧が与えられる場合、読出しモー
ドの期間中セルドライバー装置が対応するビツト
線の電圧をプルダウンするにつれ、上記負荷装置
を通つて流れる電流の量は増加する。書込み操作
の期間中、ビツト線プルアツプ装置のみが負荷装
置として働く一方データ書込み装置M₃，M₄がド
ライバー回路として働く。この構成は書込み動作
に必要な大きな差動電圧を持つ信号を与えるよう
に非常に大きな利得を持つように設計する必要が
ある。

ところで以下の問題解決の手段及び発明の作用
で詳述する各々の読出しサイクルの前毎にプリチ
ヤージサイクルを設けることによつて上記で説明
した従来技術の多数の問題点が解決される。ここ
に説明する技術は、例えば1982年ISSCCの論文
「NMOS64KスタテイツクRAM」に説明されて
おり、これをこの中でも使用する。

しかし、この技術は、かなりより複雑な周辺回
路を必要とする。その結果本発明は、本当は、も
はやスタテイツクRAMではなくむしろ擬似スタ
テイツクRAMと呼ばれるものである。即ち、ダ
イナミツクRAM技術の利点は受けつがずに、ダ
イナミツクRAM技術の多数の一切の要求は、保
持される形式のものをいう。

従つて、本発明の目的は動作速度の速いランダ
ムアクセスメモリを提供することにある。

＜問題点を解決する為の手段及び作用＞ 上述の目的を達成するために、本発明に依れ
ば、 (イ) 選択的なアクセスが可能なメモリセルのアレ
イであつて、各メモリセルは選択されたとき差
動信号を供給する前記アレイと； (ロ) 選択されたメモリセルから前記差動信号を受
ける１対のビツト線と； (ハ) 前記１対のビツト線と関連づけられたセンス
アンプであつて、 (1) 前記ビツト線対に接続されて、回路供給電
圧から前記ビツト線に共通電位ノードを基準
としてビツト線電位を供給するビツト線負荷
と、 (2) (i)センスアンプの静止バイアスレベルを維
持し、(ii)前記差動信号に応答してビツト線負
荷インピーダンスを動的に変えて前記ビツト
線電圧を変え、(iii)前記ビツト線電圧の信号の
揺れを前記回路供給電圧より小さいレベルに
制限するフイードバツク回路と、 を有する前記センスアンプと、 を備えたことを特徴とするメモリが提供される。

このような構成によれば、センスアンプ内のフ
イードバツク回路によりセンスアンプの静止バイ
アスレベルが維持されるので高速な応答が得られ
る。更に、このフイードバツク回路はビツト線電
圧を所定のレベルに制限するため、これによつて
も高速な回路応答が得られるものである。

本実施例は、センスアンプからビツト線プルア
ツプ（負荷）装置へのポジテイブフイードバツク
（後で詳しく述べる）を利用することによつてプ
リセンスアンプを改良するものである。各々のビ
ツト線は従来技術のセンスアンプと同様に負荷装
置としてデプレツシヨンモードトランジスタを有
しているが各々の負荷装置のゲートは、ビツト線
と接続されておらずこれらのデプレツシヨン負荷
装置のソース端子がビツト線に接続されている。
負荷装置のゲート端子は、そのかわりプリセンス
アンプの出力と接続されている。プリセンスアン
プへの入力は、従来技術の回路におけるのと同様
にビツト線である。プリセンスアンプは、利得が
ほぼ１である単純な差動ソースフオロワーアンプ
で構成する。ビツト線は、デプレツシヨン負荷装
置を通過して与えられる電流によつてV_DDまでプ
リチヤージされる。プリセンスアンプは、ビツト
線差動電圧の電圧をシフトさせる。ビツト線は、
ほぼV_DDの直流オフセツト電圧を持つ。プリセン
スアンプの段からの出力差動信号は約1/2V_DDの
電圧差を持つ。また、デプレツシヨン装置のV_T
（閾値電圧）はほぼ1/2V_DDである。これらの電圧
条件は、デプレツシヨンフイードバツク負荷装置
がカツトオフ近くで（故に高利得で）動作するこ
とを意味する。プリセンスアンプの段は、列選択
線によつてパワーアツプされ、この列選択線は、
デプレツシヨン定電流源を介し接地へ流れる電流
パスを形成する。セルが読出される時、最初のビ
ツト線差動電圧は、プリセンスアンプから低下す
る電圧シフトを受けとる。この差動電圧は、負荷
装置のゲートに現われる。故に負荷装置のトラン
スコンダクタンスは、ビツト線の電圧降下がデプ
レツシヨン形負荷装置（この様な動作をする為フ
イードバツク装置とも呼ぶ）の高いインピーダン
スに相当し他のビツト線は、負荷装置の低いイン
ピーダンスに相当するように変更される。このポ
ジテイブフイードバツクによつてビツト線に更に
大きな信号を発生する上で役立つ。高い電圧を記
憶するセルのノードは、そのセルに対応するビツ
ト線がV_DDレベルに保たれているのでこのビツト
線によつて再充電され、高電位を記憶する反対側
のノードによつてドライバー装置はオン状態に保
たれるので低レベルの電圧を記憶する方のセルの
ノードが過剰に高くプルアツプされることがな
い。この方法は、ポリ抵抗負荷セル又は、サブ閾
値負荷セルのような高インピーダンス負荷メモリ
セルに関し特に好都合である。この回路構成は、
実際は、過剰な電流漏出又はα粒子入射により消
えかかつているメモリセル情報をリフレツシユし
ている。故に高インピーダンスの負荷装置から成
るセルはこのような電流漏出の問題がおこりやす
いので本実施例の構成は有効である。

検出動作を改善することによつて得られる利点
は互いに関連しあつている。即ち、例えば本実施
例によつて得られる検出動作に於る利点は、アク
セス時間を高速化したメモリ又は電力消費を低減
したメモリさらにこれら両方を兼ね備えるメモリ
を提供する為に利用可能である。例えば、セルド
ライバー装置が各々の読出しサイクル中に小さな
電流（又は小さな平均電流）を通すようにメモリ
ビツト線負荷装置とセンスアンプを構成すること
が可能であれば、（もしこれら装置が既に最小の
チヤンネル幅で構成していなければ）セルのレイ
アウトをもつと狭いチヤンネル幅に変更すること
ができ他のプロセスにおけるパラメータ（例えば
酸化物層の厚み等）を得ることが容易になる。

本発明の実施例として提案されるデプレツシヨ
ン形フイードバツク負荷装置を持つ基本的構成
は、第２図に示す。メモリセルは、負荷装置L₁
及びL₂ドライバー装置ME₃及びME₄とパス（ア
クセス）装置ME₁及びME₂から構成される。セ
ンスアンプは、装置MN₁〜MN₄、電流源MD₃及
び列選択装置ME₅を有している。装置ME₆及び
ME₇は、データ書込み装置である。フイードバ
ツク負荷装置は、MD₁及びMD₂として示されて
いる。装置ME₁〜ME₅もエンハンス形で構成さ
れるがMD₁〜MD₃は、デプレツシヨン形であり、
MN₁〜MN₄は、ナチユラル形又は、低い閾値を
持つエンハンスメント形で形成する。

ワード線WLが高電圧になると、パス装置ME₁
及びME₂がオンになる。論理０（低い電圧）を記
憶するメモリセルは対応するビツト線（図では例
としてとして示す）の電圧を下げる。このビ
ツト線が低電位になると、センスアンプのそれに
対応する出力の電位が下がる。次に、この
信号が低電位にあるビツト線に接続されるフ
イードバツク負荷装置のゲート電圧を下げる。こ
のポジテイブフイードバツクによつてセルがビツ
ト線の電圧をさらに下げる為に役立つ。一方、
高い電圧即ち１を記憶するセルのノードは高電位
のまま保たれ、又は、１を示す電位差が小さくな
つた場合には、通常の「論理１」のレベルまで引
き上げられる。センスアンプは１未満の開ループ
利得を持ち信号のラツチアツプを防いでいる（ポ
ジテイブフイードバツクを使用しているので）。
電流源MD₃は、フイードバツク装置のゲート電
圧を低い方の境界電圧に設定し、高い方の境界電
圧をV_DDに設定する。クロスカツプルド装置MN₁
〜MN₄は一対の利得１の電位デバイダーとして
働くのでセンスアンプはビツト線信号の電圧をほ
ぼ1/2V_DDまでシフトさせる。この信号は、セル
ドライバー装置ME₃及びME₄によつて発生され
（MD₁及びMD₂の）負荷装置のインピーダンス
は、信号のラツチアツプがおこる条件を避ける限
界の値の中に保たれる。

書込み操作の期間中、（ME₆又はME₇）を通し
てビツト線の１つの電圧をV_SS付近まで下げるこ
とによつて信号がビツト線上に提供される。しか
しながら同じフイードバツク機構がそのまま機能
し、データ書込み操作に役立つので大きな信号に
よつて負荷装置に過大な負担をかけることはな
い。

即ち、書込み信号Ｄ及びその補信号は、書込
みトランジスタME₆及びME₇に与えられる。Ｄ
が高電位、即ち図に示すアクセスされるセル内へ
「１」が書込まれることを仮定する。信号Ｄがト
ランジスタME₆の閾値電圧より高くなると、
ME₆はビツト線の電圧を下げ始める。の電
圧が下がり始めると、ナチユラル形式のトランジ
スタMN₂及びMN₃のオン状態は弱くなる。（導
通しにくくなる）即ち、トランジスタMN₂のア
ドミタンスは、トランジスタMN₄のアドミタン
スより小さくなり、MN₃を流れる電流量は、
MN₁を流れる電流量より小さくなる。これらの
トランジスタのアドミタンスが等しくなつた時に
は各々の直列に接続する一対のトランジスタが電
圧デバイダーとして働きOUTノード及びノ
ードは、V_DDとトランジスタMD₃のドレイン電位
との間のほぼ真中の電圧にセツトされたがMN₂
のアドミタンスの方が小さくなつた今では、ノー
ドOUTの電圧は上昇しはじめ、ノードの電
圧は下がり始める。各々の出力ノードの電圧は既
にデプレツシヨンモードトランジスタの閾値電圧
に近い値だけビツト線プリチヤージ電圧との間に
電圧差を有しているのでトランジスタMD₁及び
MD₂は高利得領域で動作する。即ち、ノード
OUTに於る電圧は、ビツト線に於る電圧の変
化より急速に降下するのである。故に負荷トラン
ジスタMD₂ではソースに対するゲート電圧の負
の電位差（即ち、ソースの電圧に比べゲート電圧
が低くその差の量）が大きくなり、トランジスタ
MD₂のコンダクタンスは下がる。このことは書
込みサイクルのこの時点でトランジスタMD₂を
通る電流は、他の時に通る電流より少なくなるこ
とを意味する。ME₆を流れる電流は３つの成分
から成る。即ち、トランジスタMD₂からの電流
とアクセストランジスタME₂を通つてセルの負
荷装置L₂から与えられる電流及びビツト線容量
素子の電圧を変化させる為に必要とされる電流で
ある。故に本実施例による効果は、これら３つの
成分のうちの１つを低減させたことである。従つ
てトランジスタME₆を通る電流のうち今までよ
り多い量がビツト線容量素子（負荷装置）の電圧
を下げる為に使用することができビツト線で
必要とされる電圧の変化をずつと早く実現するこ
とができる。即ち、１書込みサイクルの間に書込
みトランジスタが通過させる全電荷量をかなり減
らすことができる。

パワーダウンモード（即ちトランジスタME₅
がオフの状態にある時）の期間、負荷トランジス
タMD₁及びMD₂がビツト線をV_DDに近い値までプ
リチヤージする。即ち、負荷トランジスタMD₁
又はMD₂のいずれか１つのみがオフの状態にな
るのは、１つのビツト線が高電位であつてこれに
対応する出力ノードの電圧がデプレツシヨンモー
ドトランジスタMD₁又はMD₂の閾値電圧より下
になる時である。しかしながらビツト線が接地電
位より高く１つのデプレツシヨンモードの閾値電
圧より高い場合、ナチユラルモードトランジスタ
MN₁又はMN₂がオンになり負荷トランジスタ
MD₁又はMD₂のゲート電圧をほぼV_DDまで引き上
げる。これによつて負荷トランジスタは、オンに
なり、ビツト線をV_DDレベルまで充電する。ビツ
ト線の１方が例えば書込み操作によつて低い電圧
のままである場合トランジスタMD₂は必然的に
オンとなるのでビツト線レベルを作る再充電に必
要な速度は必然的に速くなる。故に、相補関係に
あるビツト線は両方とも高い電位に引き上げられ
る。このことは、４つ全てのナチユラル形トラン
ジスタMN₁からMN₄が等しいゲート電圧を持
ち、従つてほぼ等しいアドミタンスを持つという
ことである。従つてOUTノード及びノード
は、供給電圧V_DDとトランジスタMD₃のドレイン
電圧のほぼ真中の電圧まで再充電される。

本発明の他の実施例では、動的に制御されるイ
ンピーダンスを持つビツト線負荷装置が従来の一
定のインピーダンス又は一定の電流を通す負荷装
置と直列に接続される。即ち、本発明の第２実施
例では、トランジスタMD₂とV_DD供給電圧との間
に追加のデプレツシヨンモードトランジスタが設
けられる。追加された負荷トランジスタのゲート
は、そのトランジスタのソースと結線されてい
る。故に、ゲートとソースとが接続されている定
電流負荷トランジスタによつて電界が保持される
ことで電流が制限されることが可能となり、この
電流を制限する技術と第１の実施例に従うフイー
ドバツクによつて増加されるインピーダンス制御
技術とが結びつけられる。

第２図の下側半分に示されるセンスアンプは、
好ましくは、従来使用されるただのセンスアンプ
ではないことに注意しなくてはならない。即ち、
このセンスアンプは、利得１より小さい利得を持
つように構成されているのでこれはより正確には
プリセンスアンプと呼ばれるものである。本出願
によつて開示するポジテイブフイードバツク構成
では、信号のラツチアツプを防ぐ為にはプリセン
スアンプが１未満の開ループ利得を持つように構
成する必要がある。この好ましい実施例では、プ
リセンスアンプは、必ず一より小さな利得を持つ
ソースフオロワー回路として構成される。更にビ
ツト線負荷装置は、実際は、それ自体がソース電
力回路でありこれもまた必ず１未満の利得を持つ
ように構成されている。この条件が安定性を確保
する為に充分な条件である。

上記した通り、本実施例では、好ましくは、３
つの異なる閾値電圧を持つトランジスタを使用す
る。この実施例では、供給電圧V_DDに３ボルトを
使用すると、MDと記号をつけたデプレツシヨン
トランジスタは−１ 1/2ボルトの閾値電圧を持
ち、MEと記号をつけたエンハンスメントトラン
ジスタは0.5ボルトの閾値電圧を持ち、MNと記
号をつけたナチユラルトランジスタは、0.2ボル
トの閾値電圧を持つ。このことは、閾値電圧を規
定する注入には好ましくは２枚のマスク層が使用
される。ということを意味する。

更に、デプレツシヨン装置の閾値電圧は、厳密
なパラメータであることを覚えておかなくてはな
らない。好ましい実施例ではこの閾値電圧は製造
工程で容易に作りだすことができる100ミリボル
ト内外にセツトすることができる。即ち、本実施
例では、ビツト線の電圧変化をポジテイブフイー
ドバツクすることによつてビツト線のインピーダ
ンスが制御されることが必要とされる。この様な
操作をデプレツシヨン負荷電界効果形トランジス
タをビツト線負荷装置に使つて実現させる為に
は、これらのトランジスタにおけるバイアスを適
当に調整する必要がある。例えば上記で説明した
実施例においてトランジスタMD₂の閾値電圧が
−６ボルトである場合MD₂は、ノードから
受けとるソース電圧に対するゲート電圧の値が１
1/2ボルト内外であればMD₂は、これによつて
実質上影響を受けることはない。本実施例の
SRAMの読出し及び書込み動作について、第２
図の各記号を付したノードの電圧レベルの変化を
第３図に示す。

説明した通り、好ましい実施例では、プリセン
スアンプの後には、さらに従来のセンスアンプ段
が接続される。好ましい実施例では４列から成る
組が１つのセンスアンプに多重接続されている。
このことは、列間のピツチに関する制約やその他
小さな幾何学的寸法を用いることで生ずる問題を
考慮することなく、センスアンプに大きな高電流
トランジスタを使用することができるということ
とつながる。

好ましい実施例では、基板は接地電位V_SSに対
し約−１ボルトのバイアスがかけられている。こ
れは、別個のバイアスピン又は（好ましくは）基
板電荷ポンプを使用して実現可能である。

上記で説明した通り、本実施例は読出しの行わ
れるセルを自動的に再充電する読出し操作を提供
するものである。従つて本実施例の他の応用例と
してはSRAMの周期的リフレツシユに用いるこ
とができる。このようなSRAMでは、周辺回路
をいくつか加えて一定の長い間隔（例えば毎秒）
でアレイ内の全てのセルの読出しを行つている。
このことはアレイ全体では非常に高いインピーダ
ンスのセル負荷装置が使用可能となり（故に電力
消費はとても低くなり）例えばα粒子エラーによ
つて起こる記憶されている信号の消失（弱化）は
最小にすることができる。

選択的に、本実施例は、セル負荷装置をまつた
く持たない（即ち４トランジスタ形DRAM）
「SRAM」として実施することができる。この場
合、ある種のリフレツシユサイクルが明らかに必
要とされる。しかしながら、本実施例は、読出し
が行なわれる全てのセルがリフレツシユされるの
で最小のハードウエアを用いてリフレツシユの実
行が可能となる。従つてこのようなメモリのリフ
レツシユは、ただアレイ内のあらゆるセルを連続
して読出すことによつて実行可能である。選択的
にリフレツシユサイクルの速度を上げる為に変更
を加えることもできる。読出しサイクルによるリ
フレツシユの実行には出力バツフアを必要としな
いのでリフレツシユサイクルは、出力バツフアを
イネイブルにしなくても実行可能である。選択的
に同様の理由の為に主となるセンスアンプのみイ
ネイブルにし副次的センスアンプはイネイブルに
しないでリフレツシユを実行することができる。

本実施例は、主としてNMOS SRAMに関し説
明してきたが多数種々のその他の技術に応用し実
施可能である。

例えばビツト線の負荷装置は変更可能なインピ
ーダンスを持たなくてはならないのでフイードバ
ツク信号がこれら装置のインピーダンスを変化さ
せる。しかしながら、これは、必ずどうしても従
来のNMOSデプレツシヨンモードトランジスタ
によつて実施される必要はない。例えば、この様
な従来技術のNMOS技術においても、これらを
エンハンスメントモードトランジスタとして（例
えば0.5ボルトの閾値を持つトランジスタによつ
て）構成することが可能である。この場合、負荷
トランジスタは、ビツト線を供給電圧より下の即
ち、V_DDよりほぼ１ボルト低い電圧にプリチヤー
ジする。選択的に、周辺回路でCMOS装置が使
用されるNMOS SRAM内では、Ｐチヤンネル装
置がビツト線負荷装置として使用される。更にこ
の実施例は、好ましいものではないが本発明の応
用可能な実施例として示す。本実施例では、即
ち、第２図のトランジスタMD₁及びMD₂がＰチ
ヤンネルである場合、当然ながらこれらトランジ
スタの接続を逆にすること即ちMD₂のゲートを
OUTノードに、またトランジスタMD₁のゲート
をノードに接続して形成する必要はない。
選択的に他の形式のインピーダンス制御可能ビツ
ト線負荷装置が使用される。選択的に、他の形式
のビツト線負荷装置を使用することもできる。例
えば、ポリシリコン電界効果トランジスタが使用
可能で接合形電界効果トランジスタ又はその他の
装置の使用が可能である。

同様にメモリセルはそれ自体NMOSセルで構
成する必要はない。本実施例は、CMOS、
MESFET又は、その他の技術を使用するスタテ
イツクRAMにも応用可能である。

また本実施例はクロツク制御されないメモリと
定義される完全なスタテイツク形式のメモリに応
用する必要はない。例えば読出し操作の前にビツ
ト線をプリチヤージする為にクロツクサイクルが
使用される擬似スタテイツクメモリにも同様に応
用可能である。しかしながら、このような実施例
で使用可能な高インピーダンスの従来のデプレツ
シヨン形負荷装置は、アクセスされたメモリ内で
プルダウンドライバー装置を通過する電流に含ま
れるビツト線負荷装置からの電流量は従来技術の
他の技術を用いる場合に負荷装置から得られる電
流より少いのでこの実施例はそれ程有効ではな
い。しかしながらこの場合でもこの実施例によつ
てアクセスされたセル内のプルダウンドライバー
がビツト線上を所定の信号レベルに保つために通
過させなくてはならない全電荷量を低減させるこ
とができるので有効である。本実施例はまた書込
みモード期間中の電力消費の低減にも役立ち、こ
れは重要な長所である。

ビツト線負荷装置に関しても、プルアツプ装置
である必要はない。例えばビツト線が接地電位近
くまでプリチヤージされ、ビツト線のうちの１つ
がアクセスされたメモリセル内のプルアツプ装置
によつて電圧が引き上げられるメモリ技術では、
ビツト線負荷装置のインピーダンスは、また本実
施例に従つたポジテイブフイードバツクによつて
制御される。更に、本実施例は当然ながら、第２
図の構成に類似するPMOS装置に電力供給電圧
の極性を反転させることによつて実施可能である
が当然ながら同一の幾何学的寸法のNMOS装置
と同様の動作速度を持つものではない。

本実施例は、第１のセンスアンプ段の次のセン
スアンプ段から与えられるフイードバツク電荷を
用いてビツト線負荷装置のインピーダンスを制御
するように実施することもできる。この実施例も
またあまり有利とはいえないが本発明の応用可能
な実施例の１つを提供することができる。本実施
例では、典型的には、いくつかの形式の電圧レベ
ルシフトが必要とされる。後続のセンスアンプ段
は、典型的に大きな信号の提供に最適に構成され
るがこれは、上記で説明した通り読出しの妨害と
なる為にビツト線上では、このような大きな信号
を与えることは好ましくない。２番目又はその後
に接続するセンスアンプ段からのフイードバツク
がビツト線負荷装置を制御する為に使用される場
合、ソースフオロワー形式等のレベルシフト段を
中に設けなくてはならなくなる。更に２番目のセ
ンスアンプからのフイードバツクが読出し操作の
後半で負荷トランジスタのインピーダンスをかな
り変化し始めるので最初のセンスアンプからのフ
イードバツクも存在していることからしてこの実
施例は好ましいものではない。

本実施例は、センスアンプ全体の内部に於る利
得の再分配として概念的にとらえることができ
る。即ち、本実施例では、この小信号発生源を従
来技術の様にビツト線端子ではなくセル端子自体
に設けるものである。

故に、本実施例は、読出し操作の期間中電圧降
下の増加を監視するビツト線負荷装置は、増加す
る電圧降下に対しインピーダンスを増加させる働
きをする。故に、ビツト線のうちの１つの信号を
所定量変化させる為にセルドライバー装置が通過
させるべき電流の合計量は低減される。本実施例
は、また、一対のビツト線に書込み信号が与えら
れた時に電圧の差動の増加を監視しているビツト
線負荷装置がそのインピーダンスを増加するよう
に動的に制御されるのでプリチヤージされたビツ
ト線の状態とは、最も、電圧差の大きいレベルの
書込みを行う書込みドライバー装置は、インピー
ダンスの増加を監視しているためこのビツト線の
電圧を所定量変化させる為にこの書込みドライバ
ー装置を通すべき電荷の量は、最小になる。

故に本実施例は、前述の発明の目的を達成しそ
の他多数の利点を持つ。本実施例はまずスタテイ
ツクランダムアクセスメモリアレイのビツト線負
荷装置内でのポジテイブフイードバツクを使用す
るという点である。本実施例は、非常に小さな幾
何学的寸法を持つセルが使用されスタテイツク電
力消費が非常に低くアクセス時間は速く誤動作の
少いスタテイツクランダムアクセスメモリアレイ
を提供する。

本実施例の特徴は、簡単には、アクセスされた
メモリセルから読みだされる（又はセルへ書込ま
れる）差動信号にあらわれる負荷インピーダンス
を動的に変化させる為にポジテイブフイードバツ
クを使用するということである。

従来技術では、しばしばゲートとソースとが接
続されたデプレツシヨンモードトランジスタを呼
ぶのに「デプレツシヨン形負荷装置」という用語
が使われていることに注意してほしい。

本発明の好ましい実施例はデプレツシヨンモー
ド負荷トランジスタを使つているがこれは、一般
に「デプレツシヨン形負荷装置」の用語で呼ばれ
るものではない。

当業者に明らかな通り、本発明は、一般的に集
積回路メモリの分野での基本的に新規な改良を提
供するものであり広く改変、変更される。本発明
の重要な特徴は、簡単には、アクセスされたメモ
リセルから読みだされる（又はセルへ書込まれ
る）差動信号にあらわれる負荷インピーダンスを
動的に変化させるということである。従つて本発
明の特許請求の対象である発明概念は、添附特許
請求の範囲で特に記載したもの以外によつて限定
されることはない。

例えば本発明の好ましい実施例は、読出し及び
書込み操作をほぼ同一の動作速度で行うSRAM
装置について説明したが、本発明は、各々のメモ
リ装置がビツト線負荷装置を持つ相補関係にある
一対のビツト線に差動信号を与えるあらゆる半導
体メモリ技術にも応用可能である。例えば本発明
は、マルチダイエレクトリツク形不揮発性メモリ
にも応用可能である。

＜効果＞ 以上の様に本発明に依ればビツト線負荷装置を
動的に変化させ、電流量を調整することによつて
動作速度を向上し消費電力を低減させたメモリ装
置が提供される。又、メモリ装置の電力消費も低
下するという効果も付随して得られる。

【図面の簡単な説明】

第１Ａ図は、従来技術のエンハンスメントモー
ドビツト線負荷装置を用いた構成の図である。第
１Ｂ図は、従来技術のデプレツシヨンモードビツ
ト線負荷装置を用いた構成の図である。第２図
は、本発明の第１実施例を示す図である。第３図
は、第２図の回路の対応する記号のノードにおけ
る読出し及び書込み操作の電圧変化のタイミング
図である。第４図は、本発明に従うスタテイツク
RAM全体のブロツク図である。

Claims (1)

1. 【特許請求の範囲】 １ (イ) 選択的なアクセスが可能なメモリセルの
   アレイであつて、各メモリセルは選択されたと
   き差動信号を供給する前記アレイと； (ロ) 選択されたメモリセルから前記差動信号を受
   ける１対のビツト線と； (ハ) 前記１対のビツト線と関連づけられたセンス
   アンプであつて、 (1) 前記ビツト線対に接続されて、回路供給電
   圧から前記ビツト線に共通電位ノードを基準
   としてビツト線電位を供給するビツト線負荷
   と、 (2) (i)センスアンプの静止バイアスレベルを維
   持し、(ii)前記差動信号に応答してビツト線負
   荷インピーダンスを動的に変えて前記ビツト
   線電圧を変え、(iii)前記ビツト線電圧の信号の
   揺れを前記回路供給電圧より小さいレベルに
   制限するフイードバツク回路と、 を有する前記センスアンプと、 を備えたことを特徴とするメモリ。 ２ 特許請求の範囲第１項記載のメモリにおい
   て、前記ビツト線負荷がデプレツシヨンモードト
   ランジスタであることを特徴とするメモリ。