JPS5841484A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPS5841484A JPS5841484A JP56136066A JP13606681A JPS5841484A JP S5841484 A JPS5841484 A JP S5841484A JP 56136066 A JP56136066 A JP 56136066A JP 13606681 A JP13606681 A JP 13606681A JP S5841484 A JPS5841484 A JP S5841484A
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- JP
- Japan
- Prior art keywords
- pair
- semiconductor memory
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- memory circuit
- bit lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メ毫す回路、特にスタテイ、り形半導体
メモリ回路に関する。
メモリ回路に関する。
一般にスタテイツタ形の半導体メモリ回路は、Ｙ方向く
沿りて伸びる一対のビットライン（ｍｘ、。
沿りて伸びる一対のビットライン（ｍｘ、。
ＢＬ）と、該一対Ｏビットラインに挾まれるように接続
される多数個のメモリセルと、腋一対のビットライン（
ＢＬ、ＢＬ）Ｋそれぞれ挿入される一対のロードトラン
ジスタと、前記多数個のメモリセルの各々を選択するた
めの、Ｘ方向に伸びるワードライン尋を基本的な構成要
素として構成される・このような構成の半導体メモリ回
路において、従来より２つの問題がありζＯ糧の半導体
メモリ回路における欠点となっていた。先ず第１の欠点
は消費電力が不必要に大となることである。というのは
上記半導体メモリ回路においては、前記一対のロードト
ランジスタのいずれか一方を通じて前記一対のビットラ
インの一方に常に定常的な！流１ｋｆＩｔすと込う形式
がとられているからである。そして第２の欠点はアクセ
スタイムをよシ高速にすることが困離であるということ
である・この第２の欠点を生じさせる原因は２つある。
される多数個のメモリセルと、腋一対のビットライン（
ＢＬ、ＢＬ）Ｋそれぞれ挿入される一対のロードトラン
ジスタと、前記多数個のメモリセルの各々を選択するた
めの、Ｘ方向に伸びるワードライン尋を基本的な構成要
素として構成される・このような構成の半導体メモリ回
路において、従来より２つの問題がありζＯ糧の半導体
メモリ回路における欠点となっていた。先ず第１の欠点
は消費電力が不必要に大となることである。というのは
上記半導体メモリ回路においては、前記一対のロードト
ランジスタのいずれか一方を通じて前記一対のビットラ
インの一方に常に定常的な！流１ｋｆＩｔすと込う形式
がとられているからである。そして第２の欠点はアクセ
スタイムをよシ高速にすることが困離であるということ
である・この第２の欠点を生じさせる原因は２つある。
第１０原因は、アクセスされたメモリセルからビットラ
インに情報を読出す際、尚該メモリ竜ル内のトランジス
タを通して前記定常的な電流を引き込みながら且つ同時
に＃ビ、トライン上に情報を移し代えるわけであるから
、轟然に読出し速度にブレーキがかけられてしまうこと
である。第２の原因としてはｙ−Ｃ相互コンｌ／タンス
）、主として前記ａ −ドトランジスタのｇユが挙げら
れる・一般に、アク女スタイムの向上を図るには１ｍは
大きければ大きい程良−ことが知られている。ところが
、一方、ｇ を大にするためにはトランジスタそＯもの
のすイズを大にしなければならなりことも良く知られて
いる。この場合、集積度の増大を図るべく、結局−を小
にする方向に設計されてしまうのが普通であり、このた
めにアクセスタイムが犠牲となってしまうこととなった
− 従って本発明の目的は上述し九２つの欠点を排除可能な
半導体メモリ回路を提案することである。
インに情報を読出す際、尚該メモリ竜ル内のトランジス
タを通して前記定常的な電流を引き込みながら且つ同時
に＃ビ、トライン上に情報を移し代えるわけであるから
、轟然に読出し速度にブレーキがかけられてしまうこと
である。第２の原因としてはｙ−Ｃ相互コンｌ／タンス
）、主として前記ａ −ドトランジスタのｇユが挙げら
れる・一般に、アク女スタイムの向上を図るには１ｍは
大きければ大きい程良−ことが知られている。ところが
、一方、ｇ を大にするためにはトランジスタそＯもの
のすイズを大にしなければならなりことも良く知られて
いる。この場合、集積度の増大を図るべく、結局−を小
にする方向に設計されてしまうのが普通であり、このた
めにアクセスタイムが犠牲となってしまうこととなった
− 従って本発明の目的は上述し九２つの欠点を排除可能な
半導体メモリ回路を提案することである。
上記目的に従い本発明は、ロードトランジスタの−をア
クセス時における情報によって見かけ上可蛮とし、従来
の定常的な電流を当該情報に応じて制御するようにした
ことを特徴とするもＯである。
クセス時における情報によって見かけ上可蛮とし、従来
の定常的な電流を当該情報に応じて制御するようにした
ことを特徴とするもＯである。
以下図面に従うて不発−を説明する。
第１図は一般的なスタテイツタ影半導体メ毫す回路を示
す回路図である・本図において、ＭＬおよびＢＬは一対
のビットラインであり、該一対のビットライン（ＢＬ、
ＩＩＬ ）に係合して多数個のメモリセルＭｅが配設さ
れる。諌一対０ピツトフイン（ＢＬ。
す回路図である・本図において、ＭＬおよびＢＬは一対
のビットラインであり、該一対のビットライン（ＢＬ、
ＩＩＬ ）に係合して多数個のメモリセルＭｅが配設さ
れる。諌一対０ピツトフイン（ＢＬ。
ＢＬ）Ｋは又、一対のロードトランジスタ（Ｑｌ。
４２）がそれぞれ挿入される。一方、メモリセルＭＣに
はワードラインＷＬが係合しておや、前記ビットライン
およびワードラインによって所望のメモリセルＭＣが捕
捉される。なお、実際には多数個のメモリセル、多数対
のピ、）ラインおよび多数本のワードラインが存在する
が図示していない。又、各ビットライン対には情報書込
み用のライトバッフアシよび情報読出し用のセンスアン
プが設けられているが図示していない。
はワードラインＷＬが係合しておや、前記ビットライン
およびワードラインによって所望のメモリセルＭＣが捕
捉される。なお、実際には多数個のメモリセル、多数対
のピ、）ラインおよび多数本のワードラインが存在する
が図示していない。又、各ビットライン対には情報書込
み用のライトバッフアシよび情報読出し用のセンスアン
プが設けられているが図示していない。
今仮にメモリセルＭＣのＢＬＩＩＫ論理Ｌ（従って■側
に論理Ｈ）がストアされているものとし、且つ今当該メ
モリセルＭＣがワードラインＷＬｉＣよりアクセスされ
たものとする。この場合の各トランジスタの状態は先ず
、論理ＬシよびＨが図示するようにストアされてｈるこ
とからトランジスタＱｉがオン、トランジスタＱ、がオ
フである。
に論理Ｈ）がストアされているものとし、且つ今当該メ
モリセルＭＣがワードラインＷＬｉＣよりアクセスされ
たものとする。この場合の各トランジスタの状態は先ず
、論理ＬシよびＨが図示するようにストアされてｈるこ
とからトランジスタＱｉがオン、トランジスタＱ、がオ
フである。
そして、ワードラインＷＬよりアクセスがあったことか
らトランジスタＱｓおよびトランジスタＱ４が共にオン
となる。
らトランジスタＱｓおよびトランジスタＱ４が共にオン
となる。
そうすると、トランジスタＱｓシよびＱｓが共にオンに
なることから、電源（ｖｃｃ）よりアース（ＧＮＤ ）
に向って図中点線のルートで、トランジスタＱ１を通し
、電Ｒ１が流れる。これは、当該メモリセルＭｅがアク
セスされ続けている限多定常的ＫＲれる４０であ）、こ
れが前述した定常的な電流である。これは、と９もなお
さず消費電力の無駄となって現われる（既述Ｏ第１Ｏ欠
点）、一方、読出しアクセス時につ−てみると、この定
常的碌電＃ｌｉをトランジスタＱｓおよびＱｉで引きな
から貌出し動作を行なうむとになることから、メモリセ
ルＭＣからみると、ビットラインＩＬＯ容量負荷のみな
らずこの定常的な電流負荷も重畳した形で読出し動作を
行なわなければならずアクセスタイムの高速化が図れな
い（既述の第２の欠点）。
なることから、電源（ｖｃｃ）よりアース（ＧＮＤ ）
に向って図中点線のルートで、トランジスタＱ１を通し
、電Ｒ１が流れる。これは、当該メモリセルＭｅがアク
セスされ続けている限多定常的ＫＲれる４０であ）、こ
れが前述した定常的な電流である。これは、と９もなお
さず消費電力の無駄となって現われる（既述Ｏ第１Ｏ欠
点）、一方、読出しアクセス時につ−てみると、この定
常的碌電＃ｌｉをトランジスタＱｓおよびＱｉで引きな
から貌出し動作を行なうむとになることから、メモリセ
ルＭＣからみると、ビットラインＩＬＯ容量負荷のみな
らずこの定常的な電流負荷も重畳した形で読出し動作を
行なわなければならずアクセスタイムの高速化が図れな
い（既述の第２の欠点）。
そこで上述の欠点を排除すべく本発明はｏ−ｆトランジ
スタ（Ｑｌ−Ｑ雪 ）のｙ−に着目する。
スタ（Ｑｌ−Ｑ雪 ）のｙ−に着目する。
つま）、消費電カシよびアクセスタイムに関しこれらを
改良するように適宜ｌ を可襞とする。Ａｌ 体的には、既述の如く、アクセスタイムの向上に関して
は１．１大ＫＬ、又、消費電力Ｋ”）いては前配電ｆｉ
ｔの立上ｐ以降ｇ、を小にする。ところが一般にこの〜
は固定的で且つ相対的に小である。小であるのは実装密
度を上げるためである。このため本発明ではとのｇｍを
適宜可変にするようルベルコンバータ”ｆ導入ｆる。こ
のレベルコンバータは一対存在し、それぞれ対応する前
記一対のピットライン（ＢＬ、ＢＬ）の一方に現われる
論理信号をレベル変換して、それぞれ対応する前記一対
のロードトランジスタの一方の制御電極に印加する働き
をなす。
改良するように適宜ｌ を可襞とする。Ａｌ 体的には、既述の如く、アクセスタイムの向上に関して
は１．１大ＫＬ、又、消費電力Ｋ”）いては前配電ｆｉ
ｔの立上ｐ以降ｇ、を小にする。ところが一般にこの〜
は固定的で且つ相対的に小である。小であるのは実装密
度を上げるためである。このため本発明ではとのｇｍを
適宜可変にするようルベルコンバータ”ｆ導入ｆる。こ
のレベルコンバータは一対存在し、それぞれ対応する前
記一対のピットライン（ＢＬ、ＢＬ）の一方に現われる
論理信号をレベル変換して、それぞれ対応する前記一対
のロードトランジスタの一方の制御電極に印加する働き
をなす。
第２図は本発明に基づ（半導体メモリ回路の一実施例を
示す回路図である０本図において、第１図と同一の構成
要素には同一の参照記号を付して示す、従って、本図中
のＬＣ，およびＬＣｓが本発明によって新たに導入され
た一対のレベルコンバータ夕である。レベルコンバータ
ＬＣＩおよびＬＣ，はそれぞれ、ピットラインＢＬシよ
びＢＬの論理信号を受信してレベル変換し、これらをそ
れぞれロードトランジスタＱ１およびＱｓＯ各制音制御
電極ではＦＥＴ Ｏ＋’ −） ） Ｋ印加する。
示す回路図である０本図において、第１図と同一の構成
要素には同一の参照記号を付して示す、従って、本図中
のＬＣ，およびＬＣｓが本発明によって新たに導入され
た一対のレベルコンバータ夕である。レベルコンバータ
ＬＣＩおよびＬＣ，はそれぞれ、ピットラインＢＬシよ
びＢＬの論理信号を受信してレベル変換し、これらをそ
れぞれロードトランジスタＱ１およびＱｓＯ各制音制御
電極ではＦＥＴ Ｏ＋’ −） ） Ｋ印加する。
動作は次のとおｐである。第１図の説明を再び用いると
、トランジスタロ１側がり、）ランジスタＱｓ側がＨの
状態でワードラインＷｌ、によＩｌｌｌｌセメモリセル
ＭＣクセスされると、先ずは前記の電流１が立上る。こ
の電ｍｉが立上る以前はピットラインＢＬの論理レベル
は十分ＫＬＫ引暑込まれておらずむしろ１１０レベルに
ある。このピットラインＢＬのレベルＨを、レベル；ン
Δ−タＬＣＩＫより十分にレベル変換して、ロードトラ
ンジスタＱｌのｒ−）に、十分高１ｘｌｉレベルとして
印加している。すると、該ロードトランジスタＱ１は十
分にオン状態を維持していることになる（ｇｍ大）・
このオン状態で、先のように、メモリセルＭＣがアクセ
スされれば電流ｌは急速に立上ることになる・そしてこ
の電流ｉはトランジスタＱ婁１１ｇを経てアース（ＧＮ
Ｄ）に引亀込まれピットラインＢＬの論理はＬＫ向って
落ち込む・すゐと今度は、レベル；ンΔ−タＬＣ１はこ
のＬに落ち込む論理レベルを十分にレベル変換するとと
になるから、ロードトランジスタＱＩＣ）ｆ−）Ｋは十
分低いＬレベルが印加される。このため、ロードトラン
ジスタＱ１は急速にオフになってしまい、その後このオ
フ状１１を維持する（ｇ１小）。
、トランジスタロ１側がり、）ランジスタＱｓ側がＨの
状態でワードラインＷｌ、によＩｌｌｌｌセメモリセル
ＭＣクセスされると、先ずは前記の電流１が立上る。こ
の電ｍｉが立上る以前はピットラインＢＬの論理レベル
は十分ＫＬＫ引暑込まれておらずむしろ１１０レベルに
ある。このピットラインＢＬのレベルＨを、レベル；ン
Δ−タＬＣＩＫより十分にレベル変換して、ロードトラ
ンジスタＱｌのｒ−）に、十分高１ｘｌｉレベルとして
印加している。すると、該ロードトランジスタＱ１は十
分にオン状態を維持していることになる（ｇｍ大）・
このオン状態で、先のように、メモリセルＭＣがアクセ
スされれば電流ｌは急速に立上ることになる・そしてこ
の電流ｉはトランジスタＱ婁１１ｇを経てアース（ＧＮ
Ｄ）に引亀込まれピットラインＢＬの論理はＬＫ向って
落ち込む・すゐと今度は、レベル；ンΔ−タＬＣ１はこ
のＬに落ち込む論理レベルを十分にレベル変換するとと
になるから、ロードトランジスタＱＩＣ）ｆ−）Ｋは十
分低いＬレベルが印加される。このため、ロードトラン
ジスタＱ１は急速にオフになってしまい、その後このオ
フ状１１を維持する（ｇ１小）。
かくの如（、ｏ−ドトランジスタＱｓがメモリセルＭＣ
のアクセス後急速くオフになることは極−めて有益であ
る。というのは、メモリセルＭＣがアクセスされると共
に電流ｉが急速に減少するから、メモリセルＭＣからみ
たとき、情報の読出し動作中、本来のピットラインの容
量負荷のみが存在し最早、電流負荷（電ｆｉｔの引込み
による負荷）は存在しなくなる。これはアクセスタイム
の向上につながり、既述の第２の欠点を排除したことに
なる。同時に１電流ｌが急速に減少し且つそのままほぼ
零を維持するということは、消費電力の改善につながり
、既述の第１の欠点を排除したことＫなる。
のアクセス後急速くオフになることは極−めて有益であ
る。というのは、メモリセルＭＣがアクセスされると共
に電流ｉが急速に減少するから、メモリセルＭＣからみ
たとき、情報の読出し動作中、本来のピットラインの容
量負荷のみが存在し最早、電流負荷（電ｆｉｔの引込み
による負荷）は存在しなくなる。これはアクセスタイム
の向上につながり、既述の第２の欠点を排除したことに
なる。同時に１電流ｌが急速に減少し且つそのままほぼ
零を維持するということは、消費電力の改善につながり
、既述の第１の欠点を排除したことＫなる。
第３図は本発明に基づく半導体メモリ回路の他の実施例
を示す回路図である６本図におりて、館１図と同一の構
成要素には同一の参照記号を付して示す、従ってＬＣお
よびＬＣが本発明により５新九に導入された一対のレベ
ルコンバータである。
を示す回路図である６本図におりて、館１図と同一の構
成要素には同一の参照記号を付して示す、従ってＬＣお
よびＬＣが本発明により５新九に導入された一対のレベ
ルコンバータである。
これら、レベルコンバータ（ＬＣ，ＬＣ）と前述のレベ
ルコンバータ（Ｌ Ｃ＠ 、 Ｌ Ｃｍ ） トＯ
相違ハＩ工を変化させる丸めの論理信号を自らの側よシ
得るか（自己帰還形）又は相手側より得るか（相互帰還
形）Ｋある。これは、メモリセルＭＣＫおけるピットラ
イン対（ｉｉ Ｌｅ ｎ ｘ−）の論理０相補性に着目
したものである。従って、第３図のレベルコンバータＬ
Ｃ、ＬＣはレベルの反転（Ｈ−＋Ｌ ｔＬ→Ｈ）機能を
併せ持つ・然し、動作原理と効果は第２図に示した半導
体メモリ回路とほぼ同様である。
ルコンバータ（Ｌ Ｃ＠ 、 Ｌ Ｃｍ ） トＯ
相違ハＩ工を変化させる丸めの論理信号を自らの側よシ
得るか（自己帰還形）又は相手側より得るか（相互帰還
形）Ｋある。これは、メモリセルＭＣＫおけるピットラ
イン対（ｉｉ Ｌｅ ｎ ｘ−）の論理０相補性に着目
したものである。従って、第３図のレベルコンバータＬ
Ｃ、ＬＣはレベルの反転（Ｈ−＋Ｌ ｔＬ→Ｈ）機能を
併せ持つ・然し、動作原理と効果は第２図に示した半導
体メモリ回路とほぼ同様である。
最後にレベルコンパ−夕の具体例を掲げておく。
レベルコンバータ（ＬＣ、τテ）は最も単純には共にイ
ンバータで良い。又、レベルコンバータ（ＬＣＩ Ｉ
ＬＣｌ ）はレベル反転を伴わないか１鋏インバータを
２段縦属接続した亀のを用いれば良い・インバータは極
めて一般的であ６、ｙｒｒが２個直列接続されたもので
ある。その形態は０Ｍ０８回路で％、Ｉｔ（Ｅ＊ｈ＊＊
ｔｔ＊ｙｘｈａ＊ｔ）／ｂ（Ｄｅｐｌｅｔｉｏｎ）形回
路でも構わない、 ０Ｍ０１回路であれば、ロードトフ
ンゾスタのｆ−）Ｋ対する定常電流がほぼ零となシ、消
費電力の点で好ましい、然しｌ！：／Ｄ形の回路を使用
しても１０−ドトランジスタのｒ−ト容量はピットツイ
ン容量に比べれば極少であるから、消費電力が問題とな
ることは殆んどない。
ンバータで良い。又、レベルコンバータ（ＬＣＩ Ｉ
ＬＣｌ ）はレベル反転を伴わないか１鋏インバータを
２段縦属接続した亀のを用いれば良い・インバータは極
めて一般的であ６、ｙｒｒが２個直列接続されたもので
ある。その形態は０Ｍ０８回路で％、Ｉｔ（Ｅ＊ｈ＊＊
ｔｔ＊ｙｘｈａ＊ｔ）／ｂ（Ｄｅｐｌｅｔｉｏｎ）形回
路でも構わない、 ０Ｍ０１回路であれば、ロードトフ
ンゾスタのｆ−）Ｋ対する定常電流がほぼ零となシ、消
費電力の点で好ましい、然しｌ！：／Ｄ形の回路を使用
しても１０−ドトランジスタのｒ−ト容量はピットツイ
ン容量に比べれば極少であるから、消費電力が問題とな
ることは殆んどない。
以上説明したように本発明によれば、従来に比してアク
七スタイムおよび消費電力の点で改良された半導体メモ
リ回路が実現される。
七スタイムおよび消費電力の点で改良された半導体メモ
リ回路が実現される。
第１図は一般的なスタテイ、り形半導体メモリ回路を示
す回路図、第２図は本発明に基づ（半導体メモリ回路の
一実施例を示す回路図、第３図は不発萌に基づく半導体
メモリ回路の他の実施例を示す回路図である。 ＭＣ−／モリ七ル、ＢＬ、ＢＬ・・・ピットライン対、
Ｑｌ−Ｑ諺・−ロードトランジスタ対、ＬＣｌ、ＬＣ鵞
、ＬＣ，ＬＣ−・レベルコンバータ、ＷＬ−・・ワー
ドライン。 第２図 Ｌ
す回路図、第２図は本発明に基づ（半導体メモリ回路の
一実施例を示す回路図、第３図は不発萌に基づく半導体
メモリ回路の他の実施例を示す回路図である。 ＭＣ−／モリ七ル、ＢＬ、ＢＬ・・・ピットライン対、
Ｑｌ−Ｑ諺・−ロードトランジスタ対、ＬＣｌ、ＬＣ鵞
、ＬＣ，ＬＣ−・レベルコンバータ、ＷＬ−・・ワー
ドライン。 第２図 Ｌ
Claims (1)
- 【特許請求の範囲】 １、一対のど、トラインと、該一対のビットラインに係
合するメモリセルと、前記一対のビットラインにそれぞ
れ挿入される一対のロードトランジスタと、該メモリセ
ルをアクセスするためのワードラインとを含んでなる半
導体メモリ回路において、 一対のレベルコンバータを設け、該一対のレベルコン・
１−夕はそれぞれ対応する前記一対のビットラインの一
方に現われる論理信号をレベル変換してそれぞれ対応す
る前記一対の謬−ドトランジスタの一方の制御電極に印
加するようＫしたことｔ−％黴とする半導体メ毫す回路
。 λ 前記一対のレベル；ンΔ−夕は、それぞれ前記一対
のａ−ドトランジスタの一方が属する一方ノ前記ピ、ト
ラインに現われる論理信号を、轟該ロードトランジスタ
の制御電極に印加する特許請求の範囲第１項記載の半導
体メモリ回路。 １ 前記一対のレベル；ンΔ−夕は、それぞれ前記一対
のロードトランジスタの他方が属する他方の前記ビット
ラインに現われる論理信号を、骸一対のビットラインの
一方に属する一方の峡ロードトランジスタの制御電極に
１ レベル反転して、印加する特許請求の範囲第１項記
載の半導体メモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136066A JPS5841484A (ja) | 1981-09-01 | 1981-09-01 | 半導体メモリ回路 |
| EP82401606A EP0073726B1 (en) | 1981-09-01 | 1982-08-31 | Semi-conductor memory circuit |
| DE8282401606T DE3277750D1 (de) | 1981-09-01 | 1982-08-31 | Semi-conductor memory circuit |
| IE2122/82A IE53806B1 (en) | 1981-09-01 | 1982-09-01 | Semiconductor memory circuit |
| US06/413,752 US4578778A (en) | 1981-09-01 | 1982-09-01 | Semiconductor memory with load controlling feedback means to reduce power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136066A JPS5841484A (ja) | 1981-09-01 | 1981-09-01 | 半導体メモリ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255832A Division JPS61113183A (ja) | 1985-11-16 | 1985-11-16 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5841484A true JPS5841484A (ja) | 1983-03-10 |
| JPS6130348B2 JPS6130348B2 (ja) | 1986-07-12 |
Family
ID=15166408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136066A Granted JPS5841484A (ja) | 1981-09-01 | 1981-09-01 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841484A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151890A (ja) * | 1983-08-31 | 1985-08-09 | テキサス インスツルメンツ インコ−ポレイテツド | 改良された検出回路を持つｓｒａｍ |
| JPS62132294A (ja) * | 1985-12-04 | 1987-06-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1981
- 1981-09-01 JP JP56136066A patent/JPS5841484A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151890A (ja) * | 1983-08-31 | 1985-08-09 | テキサス インスツルメンツ インコ−ポレイテツド | 改良された検出回路を持つｓｒａｍ |
| JPS62132294A (ja) * | 1985-12-04 | 1987-06-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130348B2 (ja) | 1986-07-12 |
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