JPS60151890A - 改良された検出回路を持つｓｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、半導体メモリに関し、特にスタティックラン
ダムアクセスメモリ（ＳＲＡＭ　）に関する。

〈従来の技術〉 現在最新型のスタティックＲＡＭ　（ＳＲＡＭ　）のほ
ぼ全てに使用される検出技術は、ビット線上の差動信号
をアナログ増幅するものである。２つのパス装置を通過
しアクセスされた時に記憶セルは、ビット線上に差信号
を発生する。第１図は従来の２つの負荷装置を持つ構成
例を示す。

ＳＲＡＭでの検出には、ビット線を所定電圧レベルにプ
リチャージしてから読出モードの期間にビット線上に存
在する差信号を検出する。更に、ビット線上の差動信号
は読出し操作の期間中、選択されていないメモリに影響
を及ぼすことがな騒ように読出しの実行のさまたげとな
らない限りできるだけ小さなレベルを持つように設計す
ることが望ましい。信号が小さくなるにつれて、信号の
検出／増幅は、困難になυ処理速度に時間がかかるよう
になるが、前のサイクルで受けとった差動電圧から、も
との電圧に戻るまでの時間は非常に短縮される。

第１Ａ図に示す通シ従来の最新型の完全なスタティック
形式であるＲＡＭは、ビット線をプリチャージしておき
、また読出しモード期間中での適当な信号の揺れを維持
するために負荷装置を使用する。アクセスされるセルへ
の書込みは、ビット線上に（データ入力ドライバーから
与えられる）非常に大きな信号を提供することによって
行われる。

故に、読出しモーｒの期間中にデータが変更されること
がないように読出しモーＰの間の信号の揺れは、書込み
モードの期間中の信号の揺れよシはるかに小さなレベル
に保つことが重要である。第１Ａ図に示す負荷装置Ｍ１
及びＭ２では、これらの装置のデート上に一定の電圧■
。０が与えられている。ｒ−）バイアス電圧は、記憶セ
ルの特性やセンスアンプの利得等のその他の交流及び直
流の設計上のパラメータに従って選択される。ビット線
は通常、高い電圧レベルまでプリチャージされる。

この電圧レベルはビット線の為の負荷装置のｙ　−トバ
イアス電圧に左右される。

従来技術の他の選択例（第１Ｂ図）では、負荷装置の構
成にデプレッション形装置を使用する。

即ちデプレッション形装置のソース端子がビット線を形
成しまたデプレッション形ａｔのデート端子もビット線
に接続されている。

〈従来技術の問題点及び発明の目的〉 上記で示したどちらの構成でも、読出しモードの期間中
、負荷電流は、ビット線電圧がプリチャージ電圧レベル
から下がるにつれて増加するか又゛は、せいぜ込一定に
保つことができる。アクセスされているセルは、ビット
線上に充分な大きさの信号を提供する為に上述の一定の
電流又は、増加する電流に打勝たなくてはならない。デ
デレツンヨン形負荷装置から与えられる負荷電流も、一
定に保つことはできず実際には、バックｒ−トパイアス
効果によって増加してしまう。故に従来の最新技術のセ
ンスアンプは、記憶セル装置とビット線負荷装置との間
で起こる固有の矛盾による問題をかかえていた。この矛
盾が動作速度を低下し、電力消費を増加させてしまう。

書込み期間では大きな信号をビット線上に与える必要が
あるのでこの現象による電力消費に関する問題はさらに
悪化する。読出し操作の期間中は、スタティックメモリ
セルのクロスカップルｒ装置は、ぎット線の為のＰライ
パー装置となって働き。

一方、ビット線負荷装置とセルパス装置とが直列に接続
された組は、セルインバータの為の負荷装置として働く
。もしビット線負荷装置の）ｒ”？　）に一定の電圧が
与えられる場合、読出しモーＰの期間中セルｒライパー
装置が対応するビット線の電圧をゾルダウンするにつれ
、上記負荷装置を通って流れる電流の量は増加する。書
込み操作の期間中、ビット線デルアッゾ装置のみが負荷
装置として働く一方データ書込み装置（Ｍ３　＋　Ｍ４
　）がドライバー回路として働く。この構成は書込み動
作に必要な大きな差動電圧を持つ信号を与えるように非
常に大きな利得を持つように設計する必要がある。

以上の問題点よシ本発明の目的は、読出しの為の操作期
間中にアクセスメモリセルの駆動トランジスタによって
転送される全電荷量を低減させたスタティックランダム
アクセスメモリを提供することである。

本発明の他の目的は、書込み操作の期間中に書込みトラ
ンジスタによって転送する必要がある全電荷量を低減さ
せたスタティックランダムアクセスメモリを提供するこ
とである。

故に、本発明の他の目的は、読出しの後の読出しでの誤
動作を防止したスタティックランダムアクセスメモリを
提供することである。

本発明の他の目的は、書込み期間の短いスタティックラ
ンダムアクセスメモリを提供することである。

本発明の他の目的は、セルの負荷装置が高いインピーダ
ンスを持ち、アクセス時間が短いＳＲＡＭを提供するこ
とである。

本発明の他の目的は、電力消費が低く、アクセス動作が
速いＳＲＡＭ　ｋ提供することである。

本発明の他の目的は、書込み操作の期間中、書きこみ信
号に対しては負荷装置が低ｂインぎ一ダ　１ ンスを持たないＳＲＡＭを提供することである。

本発明の他の目的は、読出し操作の期間中ＳＲＡＭセル
が小さな差動信号のみを提供する為に必要とされる８Ｒ
ＡＭを提供することである。

本発明の他の目的は、読出し操作の期間中続出しが行わ
れる各々のメモリが低減された平均電流を下げる為に必
要とされるＳＲＡＭを提供することである。

本発明の他の目的は、セルが読みだされた時に直にメモ
リ、セル内に記憶され弱くなっている信号の再充電を行
うスタティックランダムアクセスメそりを提供すること
である。

ところで以下の問題解決の手段及び発明の作用で詳述す
る各々の読出しサイクルの前毎にシリチャージサイクル
を設けることによって上記で説明　−した従来技術の多
数の問題点が解決される。ここに説明する技術は、例え
ば１９８２年ｌ８８ＣＣの論文１ＮＭＯ８６４にスタテ
ィックＲＡＭＪに説明されてお９、これをこの中でも使
用する。

しかし、この技術は、かな）より複雑な周辺回路を必要
とする。その結果本発明は、本当は、もはやスタティッ
クＲＡＭではなくむしろ擬似スタティック調と呼ばれる
ものである。即ち、ダイナ２ツクＲＡＭ技術の利点は受
けつがずに、ダイナ之ツク■技術の多数の一切の要求は
、保持される形式のものをいう。

従ってこの様な特徴に対処するため本発明の目的は、各
続出しサイクル毎にプリチャージを行わないランダムア
クセスメモリを提供することである。

本発明の他の目的は、♂ットラインプリチャージの為の
周辺回路を全く必要としないランダムアクセスメモリを
提供することである。

く問題点を解決する為の手段及び作用〉各々のメモリセ
ルがセルの一対の出力ノードに差動電流信号を提供する
為に選択的にアクセス可能であるメモリセルのアレイと 複数のピット線であって上記ピット線は、複数の上記セ
ルの一対の出力ノードのそれぞれのノードに対となって
接続されている上記ピット線と２ 複数のピット線負荷装置であって一対の上記ビット線負
荷装置は、各々の対になったピット線に接続され、上記
ビット線負荷装置のインピーダンスが選択された上記セ
ルのそれぞれの１つのセルによって上記それぞれの対応
する一対のピット線に与えられる差動電流信号に従って
動的に変化する複数の上記ビット線負荷装置と を有するメモリが本発明によって提供される。

本発明は、センスアンプからぎット線ゾルアップ（負荷
）装置へのポジティデフイードバック（後で詳しく述べ
る）を利用することによってプリセンスアンプを改良す
るものである。各々のビット線は従来技術のセンスアン
プと同様に負荷装置としてデゾレツションモー？トラン
ジスタヲ有シているが各々の負荷装置のデートは、ビッ
ト線と接続されておらずこれらのデゾレッション負荷装
置のソース端子がビット線に接続されている。負荷装置
の／Ｆ”−ト端子は、そのかわシゾリセンスアンゾの出
力と接続されている。プリセンスアンプへの入力は、従
来技術の回路におけるのと同様にビット線である。プリ
センスアンプは、利得がほぼ１である単純な差動ソース
フォロワ−アンプで構成する。ビット線は、デプレッシ
ョン負荷装置を通過して与えら・れる電流によってＶＤ
Ｄまでプリチャージされる。プリセンスアンプは、ビッ
ト線差動電圧の電圧をシフトさせる。ビット線は、はぼ
ＶＤＤの直流オフセット電圧を持つ。プリセンスアンプ
の段からの出力差動信号は約２　ｖＤＤの電圧差を持つ
。また、デプレッション装置の■Ｔ（閾値電圧）はほぼ
２　ＶＤＤでおる。これらの電圧条件は、デゾレツショ
ンフィードバック負荷装置がカットオフ近くで（故に高
利得で）動作することを意味する。プリセンスアンプの
段は、列選択線によってパワーアップされ、この列選択
線は、デゾレツション定電流源を介し接地へ流れる電流
パスを形成する。セルが読出される時、最初のビット線
差動電圧は、プリセンスアンプから低下する電圧シフト
を受けとる。この差動電圧は、負荷装置の？−）に現わ
れる。故に負荷装置のトランスコンダクタンスは、ビッ
ト線の電圧降下がデプレッション形負荷装置（この様な
動作をする為フィードバック装置とも呼ぶ）の高いイン
ピーダンスに相当し他のビット線は、負荷装置の低いイ
ンぎ−ダンスに相当するように変更される。このポジテ
ィブフィーレバツクによってビット線に更に大きな信号
を発生する上で役立つ。高い電圧を記憶するセルのノー
ドは、そのセルに対応するビット線がｖＤＤレベルに保
たれているのでこのビット線によって再充電され、高電
位を記憶する反対側のノーｙによってドライバー装置は
オン状態に保たれるので低レベルの電圧を記憶する方の
セルのノーｐ　カ過剰に高くプルアップされることがな
い。この方法は、ポリ抵抗負荷セル又は、サブ閾値負荷
セルのような高インピーダンス負荷メモリセルに関し特
に好都合である。この回路構成は、実際は、過剰な電流
漏出又はα粒子入射により消えかかっているメモリセル
情報をリフレッシュしている。

故に島インーーダンスの負荷装置から成るセルはこのよ
うな電流漏出の問題がおこシやすいので本発明の構成は
有効である。

５ 検出動作を改善することによって得られる利点は互いに
関連しあっている。即ち、例えば本発明によって得られ
る検出動作に於る利点は、アクセス時間を高速化したメ
モリ又は電力消費を低減したメモリさらにこれら両方を
兼ね備えるメモリを提供する為に利用可能でおる。例え
ば、セルドライバー装置が各々の読出しサイクル中に小
さな電流（又は小さな平均電流）を通すようにメモリビ
ット線負荷装置とセンスアンプを構成することが可能で
あれば、（もしこれら装置が既に最小のチャンネル幅で
構成していなければ）セルのレイアウトをもつと狭いチ
ャンネル幅に変更することができ他のプロセスにおける
パラメータ（例えば酸化物層の厚み等）を得ることが容
易になる。

〈実施例〉 本発明の実施例として提案されるデプレッション形フィ
ードバック負荷装置を持つ基本的構成は、第２図に示す
。メモリセルは、負荷装置ＬＸ　及びｉドライバー装置
ＭＥ３及びＭＦ４とパス（アクセス）装置■ｌ及びＭＦ
２から構成される。センスア６ ンデは、装置ＭＮ１〜ＭＮ４　、電流源ＭＤ３及び列選
択装置ＭＥ３を有している。装置ＭＥ６及びＭＦ、は、
データ書込み装置である。フィードバック負荷装置は、
ＭＤｌ及びＭＤ２として示されて騒る。装置■１〜ＭＥ
５もエンハンス形で構成されるが■、〜ＭＤ３は、デプ
レッション形であＪ）　、　ＭＮｌ　〜ＭＮ４は、ナチ
ュラル形又は、仕込閾値を持つエンハンスメント形で形
成する。

ワード線ＷＬが高電圧になると、パス装置ＭＥ１及び■
、がオンになる。論理０（仕込電圧）を記憶するメモリ
セルは対応するビット線（図では例として面として示す
）の電圧を下げる。このビット線が低電位になると、セ
ンスアンプの一１’ＬＩｃ対応する出力譚の電位が下が
る。次に、この信号が低電位にあるピット線孔に接続さ
れるフィードバック負荷装置のデート電圧を下げる。こ
のポジティブフィードバックによってセルがビット線品
の電圧をさらに下げる為に役立つ。一方、高い電圧即ち
１を記憶するセルのノードは高電位のまま保たれ、又は
、１を示す電位差が小さくなつた場合には、通常の「論
理１」のレベルまで引き上げられる。センスアンプは、
１未満の開ループ利得を持ち（ポジティブフィードバッ
クヲ使用して）信号の暴走を防いでいる。電流源ＭＤ３
は、フィードバック装置のｒ−）電圧を低い方の境界電
圧に設定し、高い方の境界電圧”　ｖＤＤに設定する。

クロスカップルド装置ＭＮ１〜ＭＮ４バ一対の利得１の
電位デバイダ−として働くのでセンスアンプはビット線
信号の電圧をほぼ２　ｖＤＤまでシフトさせる。この信
号は、セルドライバー装置■３及び■１によって発生さ
れ（■〕及びＭＤ、の）負荷装置のインーーダンスは、
信号の暴走がおこる条件を避ける限界の値の中に保たれ
る。

書込み操作の期間中、（ＭＥ６又はＭＥ、、）を通して
ビット線の１つの電圧を■８８付近まで下げることによ
って信号が♂ット線上に提供される。しかしながら同じ
フィードバック機構がそのまま機能し、データ書込み操
作に役立つので大きな信号によって負荷装置に過大な負
担をかけることはない。

即ち、書込み信号り及びその補信号下は、書込みトラン
ジスタＭＥ、及びＭＥ７に与えられる。Ｄが高電位、即
ち図に示すアクセスされるセル内へ「１」が書込まれる
ことを仮定する。信号りがトランジスタＭＥ６の閾値電
圧よυ高くなると、Ｍ］ｌｉ！６はビット線孔の電圧を
下げ始める。皿の電圧が下がシ始めると、ナチュラル形
式のトランジスタＭＮ２及びＭＮ３のオン状態は弱くな
る。（導通しにくくなル）即チ、トランジスタＭＮ２の
アドミタンスは、トランジスタＭＮ４のアドミタンスよ
Ｑ小さくなＪ）、ＭＮ３を流れる電流量は、ＭＮｌ　ｆ
流れる電流量よυ小さくなる。これらのトランジスタの
アドミタンスが等しくなった時には各々の直列に接続す
る一対のトランジスタが電圧デバイダ−として働きＯＵ
ＴノーＶ及び−ノーｒは、ｖＤＤとトランジスタＭＤ３
のドレイン電位との間のほぼ真中の電圧にセットされた
がＭＮ２のアドミタンスの方が小さくなった今では、ノ
ードＯＵＴの電圧は上昇しはじめ、ノーｖ市面の電圧は
下がり始める。各々の出カッ−ｒの電圧は即にデプレッ
ションモーＶトランジスタの閾値電圧に近い値だけビッ
ト線デ９ リチャージ電圧との間に電圧差を有しているのでトラン
ジスタＭＤ、及びＭＤ２は高利得領域で動作する。即ち
、ノードＯＵＴに於る電圧は、ビット線孔に於る電圧の
変化よ）急速に降下するのである。

故に負荷トランジスタＭＤ２ではソースに対するゲート
電圧の負の電位差（即ち、ソースの電圧に比べｒ−）電
圧が低くその差の量）が大きくなシ、トランジスタＭＤ
２のコンダクタンスは下がる。このことは書込みサイク
ルのこの時点でトランジスタＭＤ２を通る電流は、他の
時に通る電流よシ少なくなること全意味する。ＭＰ、を
流れる電流は３つの成分から成る。即ち、トランジスタ
ＭＤ２からの電流とアクセストランジスタＭＥ２’ｉ通
ってセルの負荷装置Ｌ２から与えられる電流及びビット
線容量素子の電圧を変化させる為に必要とされる電流で
ある。故に本発明による効果は、これら３つの成分のう
ちの１つを低減させたことである。従ってトランジスタ
ＭＥ、を通る電流のうち今までよシ多い量がビット線容
量素子（負荷装置）の電圧を下げる為に使用することが
できビット線孔で必０ 要とされる電圧の変化をずっと早く実現することができ
る。即ち、１書込みサイクルの間に書込みトランジスタ
が通過させる全電荷量をかなシ減らすことができる。

パワーダウンモード（即ちトランジスタ■５がオフの状
態にある時）の期間、負荷トランジスタ■、及びＭＤ２
がビット線を”ＤＤに近い値までプリチャージする。即
ち、負荷トランジスタＭＤ、又はＭＤ２のいずれか１つ
のみがオフの状態になるのは、１°つのぎット線が高電
位であってこれに対応する出カッ−ｒの電圧がデゾレツ
ションモードトランジスタＭＤＩ又はＭＤ２の閾値電圧
より下になる時である。しかしながらビット線が接地電
位よシ高く１つのデプレッションモーＶの閾値電圧よシ
高い場合、ナチュラルモーｖトランジスタＭＮ１又は謝
、がオンにな多負荷トランジスタＭＤＩ又はＭＤ２のｒ
−）電圧をはホ■ＤＤまで引きさげる。これによって負
荷トランジスタは、オンになシ、キット線を■ＤＤレベ
ルまで充電する。ビット線の１方が例えば書込み操作に
よって低い電圧のままである場合トランジスタＭＤ２は
必然的にオンとなるのでビット線レベルを作る再充電に
必要な速度は必然的に速くなる。故に、相補関係にある
ビット線は両方とも高い電位に引き上げられる。このこ
とは、４つ全てのナチュラル形トランジスタＭＮ１カラ
ＭＮ４が等しいデート電圧を持ち、従ってほぼ等し２い
アｒミタンスを持つということである。従ってＯＵＴノ
ード及びＯＵＴノードは、供給電圧ＶＤＤとｌ・ランジ
スタＭＤ３のｒレイン電圧のほぼ真中の電圧まで再充電
される。

本発明の他の実施例では、動的に制御されるインピーダ
ンスを持つビット線負荷装置が従来の一定のインピーダ
ンス又は一定の電流を通す負荷装置と直列に接続される
。即ち、本発明の第２実施例では、トランジスタＭＤ２
と■ＤＤ供給電圧との間に追加のデプレッションモーｖ
トランジスタが設けられる。追加された負荷トランジス
タのｒ−＋・ハ、ソのトランジスタのソースと結線され
ている。

故Ｋ、ｒ−）とソースとが接続されている定電流負荷ト
ランジスタによって電界が保持されることで電流が制限
されることが可能となシ、この電流を制限する技術と本
発明に従うフィードバックによって増加されるインピー
ダンス制御技術とが結びつけられる。

第２図の下側半分に示されるセンスアンプは、好ましく
は、従来使用されるただのセンスアンプではないことに
注意しなくてはならな込。即ち、このセンスアンプは、
利得１よシ小さい利得を持つように構成されているので
これはよシ正確にはプリセンスアンプと呼ばれるもので
ある。本発明によって開示するポジティブフィーＰパッ
ク構成では、情報の暴走を防ぐ為にはプリセンスアンプ
が１未満の開ループ利得を持つように構成する必要があ
る。この好ましい実施例では、プリセンスアンプは、必
ず−よシ小さな利得を持つソースフォロワ−回路として
構成される。更にビット線負荷装置は、実際は、それ自
体がソース電力回路であシこれもまた必ず１未満の利得
を持つように構成されている。この条件が安定性を確保
する為に充分な条件である。

３ 上記した通シ、本発明では、好ましくは、３つの異なる
闇値電圧金持つトランジスタを使用する。

この実施例では、供給電圧ｖＤＤＫ３がルトを使用する
と、卯と記号をつけたデプレッショントランジスタは一
１丁ボルトの闇値電圧を持ち、ＭＦと記号をつけたエン
ハンスメントトランジスタは０．５カルトの閾値電圧を
持ち、耶と記号をつけたナチュラルトランジスタは、０
．２ボルトの闇値電圧を持つ。このことは、閾値電圧を
規定する注入には好ましくは２枚のマスク層が使用され
る。

ということを意味する。

更に、デプレッション装置の閾値電圧は、厳密が厳密な
パラメータであることを覚えておかなくてはならない。

好ましい実施例ではこの闇値電圧は製造工程で容易に作
シだすことができる１００ミリがルト内外にセットする
ことができる。即ち、本発明では、ビット線の電圧変化
全ポジティブフィードパックすることによってビット線
のインぎ−ダンスが制御されることが必要とされる。こ
の様な操作をデプレッション負荷電界効果形トラン４ ジスタをビット線負荷装置に使って実現させる為には、
これらのトランジスタにおけるバイアスを適当に調整す
る必要がある。例えば上記で説明した実施例においてト
ランジスタＭＤ、の閾値電圧が一６ボルトである場合Ｍ
Ｄ２は、ＯＵＴノーＰがら受けとるソース電圧に対する
Ｐ−）電圧の値が１−！−ボルト内外であればＭｎ２は
、これによって実質上影響を受けることはない。本発明
のＳＲＡＭの読出し及び書込み動作について、第２図の
各記号を付したノーＶの電圧レベルの変化を第３図に示
す。

説明した通シ、好ましい実施例では、プリセンスアンプ
の後には、さらに従来のセンスアンプ段が接続される。

好ましい実施例では４列から成る組が１つのセンスアン
プに多重接続されて騒る。

このことは、列間のピッチに関する制約やその細小さな
幾何学的寸法を用いることで生ずる問題を考慮すること
なく、センスアンプに大きな高電流トランジスタを使用
することができるということとつながる。　− 好才し込実施例では、基板は接地電位（■８８）に対し
約−１ボルトのバイアスがかけられている。

これは、別個のバイアスｔン又は（好ましくは）基板電
荷ポンプを使用して実現可能である。

上記で説明した通シ、本発明は読出しの行われるセルを
自動的に再充電する読出し操作を提供するものである。

従って本発明の他の応用例としてはＳＲＡＭの周期的リ
フレッシュに用いることができる。このようなＳＲＡＭ
では、周辺回路をｂくつか加えて一定の長り間隔（例え
ば毎秒）でプレイ内の全てのセルの読出しを行って−る
。このことはプレイ全体では非常に高いインーーダンス
のセル負荷装置が使用可能となシ（故に電力消費はとて
も低くな夛）例えばα粒子エラーによって起こる記憶さ
れている信号の消失（弱化）は最小にすることができる
。

選択的に、本発明は、セル負荷装置をまったく持たない
（即ち４トランジスタ形ＤＲＡＭ　）　ｒ　８ＲＡＭ　
Ｊとして実施することができる。この場合、ある種のリ
フレッシュサイクルが明らかに必要とされる。

しかしながら、本発明は、読出しが行なわれる全てのセ
ルがリフレッシュされるので最小のバーＰウェアを用い
てリフレッシュの実行が可能となる。

従ってこのようなメモリのリフレッシュは、ただアレイ
内のあらゆるセルを連続して読出すことによって実行可
能である。選択的にリフレッシュサイクルの速度を上げ
る為に変更を加えることもできる。読出しサイクルによ
るリフレッシュの実行には出力バッファを必要としない
のでリフレッシュサイクルは、出力バッファをイネイブ
ルにしなくても実行可能である。選択的に同様の理由の
為に主となるセンスアンプのみイネイブルにし副次的セ
ンスアンプはイネイブルにしないでリフレッシュを実行
することができる。

本発明は、主としてＮＭＯ８ＳＲＡＭに関し説明してき
たが多数種々のその他の技術に応用し実施可能である。

例えばビット線の負荷装置は変更可能なインーーダンス
を持たなくてはならないのでフィーＰパック信号がこれ
ら装置のインピーダンスを変化させる。しかしながら、
これは、必ずどうしても従７ 来のＮＭＯＳデゾレッションモーｖトランジスタによっ
て実施される必要はない。例えば、この様な従来技術の
ＮＭＯ８技術においても、これらをエンハンスメントモ
ードトランジスタとして（例えば０．５ボルトの閾値を
持つトランジスタによって）構成することが可能である
。この場合、負荷トランジスタは、ビット線を供給電圧
よｐ下の即ち、ｖＤＤよシはぼ１ボルト低い電圧にプリ
チャージする。選択的に、周辺回路で０ＭＯ８装置が使
用されるＮＭＯ８ＳＲ，ＡＭ内では、Ｐチャンネル装置
がビット線負荷装置として使用される。更にこの実施例
は、好ましいものではないが本発明の応用可能な実施例
として示す。本実施例では、即ち、第２図のトランジス
タＭＤＩ及びＭＤ２がＰチャンネルである場合、当然な
がらこれらトランジスタの接続を逆にするとと即ちＭＤ
２のデー）　’ｉ　０ＵＴノードに、またトランジスタ
ＭＤＩのデートを所ノードに接続して形成する必要はな
い。選択的に他の形式のインピーダンス制御可能ビット
線負荷装置が使用される。選択的に、他の形式のビット
線負荷装置を使８ 用することもできる。例えば、ポリシリコン電界効果ト
ランジスタが使用可能で接合形電界効果トランジスタ又
はその他の装置の使用が可能である。

同様にメモリセルはぞれ自体間ＯＳセルで構成する必要
はない。本発明は、Ｉ’：！ＭＯ８、■８Ｆ’ＥＴ又は
。

その他の技術を使用するスタティックＦｔＡＭにも応用
可能である。

また本発明はクロック制御されないメモリと定義される
完全なスタティック形式のメモリに応用する必要はない
。本発明は、例えば読出し操作の前にビット線をシリチ
ャージする為にクロックサイクルが使用される擬似スタ
ティックメモリにも同様に応用可能である。しかしなが
ら、このような実施例で使用可能な高インピーダンスの
従来のデプレッション形負荷装置は、アクセスされたメ
モリ内でゾルダウンＰライパー装置を通過する電流に含
まれるビット線負荷装置からの電流量は従来技術の他の
技術を用いる場合に負荷装置から得られる電流よシ少い
のでこの実施例では本発明はそれ程有効ではなＩＡｏＬ
かしながらこの場合でも本発明によってアクセスされた
セル内のプルダウンドライバーがビット線上を所定の信
号レベルに保つために通過させなくてはならない全電荷
量を低減させることができるので有効である。本発明は
また書込みモーＰ期間中の電力消費の低減にも役立ち、
これは重要な長所である。

ビット線負荷装置に関しても、ゾルアップ装置である必
要はない。例えばぎット線が接地電位近くまでプリチャ
ージされ、ビット線のうちの１つがアクセスされたメモ
リセル内のゾルアップ装置によって電圧が引き上げられ
るメモリ技術では、ビット線負荷装置のインピーダンス
は、また本発明に従ったポジティブフィーレバツクによ
って制御される。更に、本発明は当然ながら、第２図の
構成に類似するＰＭＯ８装置に電力供給電圧の極性を反
転させることによって実施可能であるが当然ながら同一
の幾何学的寸法のＮＭＯ８装置と同様の動作速度を持つ
ものではない。

本発明は、第１のセンスアンプ段の次のセンスアンプ段
から与えられるフィードバック電荷を用いてビット線負
荷装置のインピーダンスを制御するように実施すること
もできる。この実施例もまたあまり有利とはいえないが
本発明の応用可能な実施例の１つを提供することができ
る。本実施例では、典型的には、いくつかの形式の電圧
レベルシフトが必要とされる。後続のセンスアンプ段は
、典型的に大きな信号の提供に最適に構成されるがこれ
は、上記で説明した通り読出しの妨害となる為にビット
線上では、このような大きな信号を与えることは好まし
くない。２番目又はその後に接続するセンスアンプ段か
らのフィードバックがビット線負荷装置を制御する為に
使用される場合、ソースフオロワー形式等のレベルシフ
ト段を中に設けなくてはならなくなる。更に２番目のセ
ンスアンプからのフィードバックが読出し操作の後半で
負荷トランジスタのインピーダンスをかなシ変化し始め
るので最初のセンスアンプからのフィードバックも存在
していることからしてこの実施例は好ましいものではな
い。

本発明は、センスアンプ全体の内部に於る利得１ の再分配として概念的にとらえることができる。

即ち、本発明では、この小信号発生源を従来技術の様に
ビット線端子ではなくセル端子自体に設けるものである
。

故に、本発明は、読出し操作の期間中電圧降下の増加を
監視するビット線負荷装置は、増加する電圧降下に対し
インーーダンスを増加させる働き金する。故に、ビット
線のうちの１つの信号を所定量変化させる為にセルドラ
イバー装置が通過させるべき電流の合計量は低減される
。本発明は、また、一対のげット線に書込み信号が与え
られた時に電圧の差動の増加を監視しているビット線負
荷装置がそのインーーダンスを増加するように動的に制
御されるのでプリチャージされたビット線の状態とは、
最も、電圧差の大きいレベルの書込みを行う書込みドラ
イバー装置は、インピーダンスの増加を監視しているた
めこのビット線の電圧全所定量変化させる為にこの書込
みｒライパー装置全通すべき電荷の量は、最小になる。

故に本発明は、前述の発明の目的を達成しその２ 他多数の利点を持つ。本発明はまずスタティックランダ
ムアクセスメモリアレイのぎット線負荷装置内でのポジ
ティブフィーＰバックを使用するという点である。本発
明は、非常に小さな幾何学的寸法ヲ持つセルが使用され
スタティック電力消費が非常圧低くアクセス時間は速く
誤動作の少いスタティックランダムアクセスメモリアレ
イを提供する。

従来技術では、しばしばデートとソースとが接続された
デプレッションモーｖトランジスタを呼ぶのに「デプレ
ッション形負荷装置」という用語が使われていることに
注意してほしい。

本発明の好ましい実施例はデゾレッションモード負荷ト
ランジスタを使っているがこれは、一般に「デプレッシ
ョン形負荷装置」の用語で呼ばれるものではない。

当業者に明らかな通υ、本発明は、一般的に集積回路メ
モリの分野での基本的に新規な改良を提供するものであ
り広く改変、変更される。本発明の重要な特徴は、簡単
には、アクセスされたメモリセルから読みだされる（又
はセルへ書込まれる）差動信号にあられれる負荷インー
ーダンスを動的に変化させる為にポジティブフィードバ
ックを使用しなくてはならないということである。従っ
て本発明の特許請求の対象である発明概念は、添附特許
請求の範囲で特に記載したもの以外によって限定される
ことはない。

例えば本発明の好ましい実施例は、読出し及び書込み操
作をほぼ同一の動作速度で行うＳＲＡＭ装置について説
明したが、本発明は、各々のメモリ装置がビット線負荷
装置を持つ相補関係にある一対のビット線に差動信号を
与えるあらゆる半導体メモリ技術にも応用可能である。

例えば本発明は、マルチダイエレクトリック形不揮発性
メモリにも応用可能である。

〈効果〉 以上の様に本発明に従うポジティブフィードバック全利
用することによってビット線負荷装置を動的に変化させ
、電流量を調整することによって動作速度を低減し消費
電力を低減させたメモリ装５ 図面の浄書（内容に変更なし） 置が提供される。更に、読出し期間毎に再充電を可能と
することによつ゛Ｃ誤動作をなくすことができる。

【図面の簡単な説明】

第１Ａ図は、従来技術のエンノーンスメントモードビッ
ト線負荷装置を用いた構成の図である。 第１Ｂ図は、従来技術のデプレッションモードピット線
負荷装置を用いた構成の図である。 第２図は、本発明の第１実施例を示す図である。 第３図は、第２図の回路の対応する記号のノーＰにおけ
る読出し及び書込み操作の電圧変化のタイミング図であ
る。 第４図は、本発明に従うスタティックＲＡＭ全体のブロ
ック図である。 代理人　浅　村　皓 ６ Ｆ／″’ｇ／Ａ Ｆｔ’ｇ、／Ｂ 手続補正書（方式） 昭和６０年１り／フ日 特許庁長官殿 １、事件の表示 昭和１２年特許願第１ｇ／６Ｂ／　号 ２、発明の名称 Ｗ他２１斡丘１剣出回毘汐資目づ５ＲＡＩ−（３、補正
をする者 事件との関係　特許出願人 住　所 ％　蔀　１モ■中えなア１■ジツィユ。−石、う、し。 ４、代理人 ５、補正命令の日付 ６、補正により増加する発明の数 ７、補正の対象 図　面 ８、補正の内容　別紙のとおり 図面の浄書　（内容に変更なし）

Claims (9)

【特許請求の範囲】
1. （１）各々メモリセルが選択的にアクセス可能でこれら
   の一対の出力ノードに差動電流信号を提供する上記セル
   からなるメモリセルアレイと、複数のビット線であって
   上記ビット線が対になって複数の上記セルのそれぞれの
   一対の出力ノードに接続される複数の上記ビット線と、
   複数のビット線負荷装置であって、一対の上記ピット負
   荷装置が各々の一対の上記ビット線に接続され、上記ビ
   ット線負荷装置のインピーダンスが選択された上記セル
   のうちのそれぞれ１つのセルによって上記それぞれ対応
   する一対のビット線に与えられる差動電流信号に従って
   上記ビット線負荷装置のインピーダンスが動的に変化す
   る上記複数のビット線負荷装置とを有するメモリ。
2. （２）上記メモリがさらに各々の上記一対のビット線に
   接続されるプリセンスアンプであって、１未満の開ルー
   プ利得を持ち、上記ビット線負荷装置のインピーダンス
   を制御するフィーＰバックとなる出力を提供する上記ブ
   リセンスアンデヲ有する特許請求の範囲第１項のメモリ
   。
3. （３）上記メモリにおいて、上記ビット線負荷装置がデ
   プレッションモードトランジスタを有し、上記プリセン
   スアンプの出力が上記デプレッションモードトランジス
   タのｒ−トヘフィードバックされる特許請求の範囲第２
   項のメモリ。
4. （４）上記メモリがさらに第２のセンスアンプであって
   少くとも１つの上記プリセンスアンプの上記出力に動作
   的に接続される入力ノードを有する上記第２のセンスア
   ン−ｆ′を有する特許請求の範囲第２項のメモリ。
5. （５）上記メモリがさらに所定の間隔で上記メモリ内の
   上記メモリセルの全てのセルの読出しを行う手段を有す
   る特許請求の範囲第１項のメモリ。
6. （６）上記メモリにおいて各々の上記一対のビット線負
   荷装置が上記それぞれの対になったビット線と第１の電
   力供給電圧との間に接続され、上記メモリセルのうちの
   アクセスされたセルから上記差動電流信号がセルの上記
   出力ノードの１つに上記ビット線のうち上記それぞれの
   対応する１つのビット線と上記第１の供給電圧と異なる
   第２の供給電圧との間を流れる電流を有する特許請求の
   範囲第１項のメモリ。
7. （７）上記メモリにおいて上記ピット線負荷装置がデプ
   レッションモードトランジスタヲ持チ、上記プリセンス
   アンプの出力が上記デプレッションモードトランジスタ
   のデートにフィードバックされる特許請求の範囲第６項
   のメモリ。
8. （８）　上記メモリにおいて上記デプレッションモード
   トランジスタが上記第１及び第２の電力供給室圧の差の
   −よシ大きく７未満の闇値電圧を有する特許請求の範囲
   第７項のメモリ。
9. （９）上記メモリにおいて、上記プリセンスアンプが各
   々のｒ−ドが上記一対のビット線に接続される第１及び
   第２のゾルアップトランジスタであって上記一対のビッ
   ト線のうち上記トランジスタ装置のｒ−）線が接続され
   る方のピット線に対応する出力ノードに接続される第１
   のソース／ドレイン端子と上記第１の電力供給電圧に接
   続される第２のソース／ドレイン端子とを有する上記第
   １及び第２のゾルアップトランジスタと、 第３及び第４のゾルダウントランジスタであって各々の
   トランジスタは、第１のソース／ドレイン端子を有し、
   上記第５及び第４のゾルダウントランジスタの上記第１
   のソース／ドレイン端子が互いに接続され、各々の上記
   第６及び第４のゾルダウントランジスタの第２のソース
   ／ドレイン端子が上記一対の出力ノードのそれぞれ１つ
   に接続され各々の上記第３及び第４のゾルダウントラン
   ジスタのｒ−トが上記第２のソース／ドレイン端子が接
   続される方の上記出力ノードと対応しなり方の上記一対
   のビット線のうちの１つのビット線と接続される、上記
   第３及び第４のゾルダウントランジスタと、 を有する特許請求の範囲第６項のメモリ。 （１Ｇ　上記メモリが更に上記第５及び第４のプルダウ
   ントランジスタの上記第１のソース／ドレイン端子と上
   記第２の供給電圧との間にデプレッション形負荷装置が
   接続される特許請求の範囲第９項のメモリ。 Ｑυ　上記メモリがさらに上記デプレッション形負荷装
   置と上記第２の供給電圧との間に接続されたパワーアッ
   プトランジスタを有する特許請求の範囲第１０項のメモ
   リ。 （１２１上記メモリがさらに各々のトランジスタは、上
   記一対のビット線のそれぞれ１つと上記第２の供給電圧
   との間に接続される第１及び第２の書込みトランジスタ
   を有する特許請求の範囲第９項のメモリ。 （１３各々のセルが第１及び第２のアクセストランジス
   タ、第１及び第２のトランジスタ及び少くとも１つのセ
   ル負荷装置素子を有する複数のスタティックメモリセル
   と 複数の一対のビット線であって、各々の上記一対のビッ
   ト線が複数の上記メモリセルの各々のセルのそれぞれの
   上記アクセストランジスタに接続される上記複数の一対
   のビット線と 複数のプリセンスアンプであって各々の上記プリセンス
   アンプが上記一対のビット線の１方のビット線に接続さ
   れる一対の入力ノードを持ちプリセンスアンプの上記一
   対の入力ノードに対応して一対の出力ノードを制御する
   上記複数のプリセンスアンプと複数の一対のビット線負
   荷装置であって各々の一対のビット線負荷装置が、上記
   一対のピット線の１つに接続され各々の上記ビット線負
   荷装置は、上記ピット線の上記対応する１つのビット線
   と第１の電力供給電圧との間に接続され、各々の上記ビ
   ット線負荷装置は、’Ｆ’−）を上記プリセンスアンプ
   の上記出カッ−Ｐの１つに接続させたトランジスタを有
   する上記複数のプリセンスアンプとを有するスタティッ
   クランダムアクセスメモリ。 α４　上記メモリにおいて上記ビット線負荷装置がデプ
   レッションモードトランジスタな有する特許請求の範囲
   第１３項のメモリ。