JPH0241208B2 - - Google Patents
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- JPH0241208B2 JPH0241208B2 JP56007923A JP792381A JPH0241208B2 JP H0241208 B2 JPH0241208 B2 JP H0241208B2 JP 56007923 A JP56007923 A JP 56007923A JP 792381 A JP792381 A JP 792381A JP H0241208 B2 JPH0241208 B2 JP H0241208B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
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Description
【発明の詳細な説明】
本発明は、負荷電流の制御装置等に使用される
ヒステリシス特性を持つた基準電圧可変形コンパ
レータに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a variable reference voltage comparator having hysteresis characteristics used in load current control devices and the like.
負荷電流の制御装置等においては例えば負荷電
流が増大して一定値をこえたときは負荷に直列の
抵抗の電圧下降をコンパレータで検出して負荷電
流を減少させるように制御する。しかし負荷電流
の減少により前記抵抗の電圧下降が低下して直ち
に再び負荷電流を増大させるように制御すると、
いわゆるハンチング現象を生じる。これを防ぐた
めに、第1図に示すように、コンパレータの基準
電圧にヒステリシス特性を持たせて、電圧上昇時
と下降時における制御開始電圧を異ならせてい
る。 In a load current control device, for example, when the load current increases and exceeds a certain value, a comparator detects a drop in voltage across a resistor connected in series with the load, and controls the load current to be decreased. However, if the voltage drop across the resistor decreases due to a decrease in the load current, and the load current is immediately increased again,
A so-called hunting phenomenon occurs. In order to prevent this, as shown in FIG. 1, the reference voltage of the comparator is given a hysteresis characteristic to make the control start voltage different when the voltage rises and when the voltage falls.
従来の基準電圧可変形コンパレータの一例を第
2図に示す。第2図において抵抗R1とR2とで分
圧器を構成し、この分圧比によつて第1の基準電
圧Vt1を発生する。トランジスタTR1のエミツタ
とトランジスタTR2のエミツタは相互に接続さ
れ、定電流回路Iを介して接地され、上記トラン
ジスタTR1のベースには入力電圧Eが入力され、
前記トランジスタTR2のベースは前記分圧器の分
圧点に接続されて基準電圧が入力される。また前
記トランジスタTR2のコレクタはトランジスタ
TR5のベースおよびエミツタを介して電源Vccに
接続され、上記トランジスタTR5のコレクタとベ
ースとは相互に接続されている。一方、前記トラ
ンジスタTR2のコレクタはトランジスタTR6のベ
ースにも接続されていて、上記トランジスタTR6
は前記トランジスタTR2がオン状態になるとオン
させられ、トランジスタTR4をオンさせる。上記
トランジスタTR4がオンするとトランジスタTR3
がオンとなり抵抗R3が前記抵抗R1に並列に接続
される。これにより、前記分圧器の分圧比が変化
し、第2の基準電圧Vt2を発生する。前記第1ま
たは第2の基準電圧は前記トランジスタTR2のベ
ース→エミツタを介して前記トランジスタTR1お
よびTR2のエミツタを基準電圧に保つ。前記トラ
ンジスタTR1は、入力電圧Eが上記基準電圧より
低いときはオフ状態であり、入力電圧Eが上記基
準電圧より高いときにはオン状態となる第1のス
イツチを構成している。前記トランジスタTR2
は、前記トランジスタTR1がオン状態のときは定
電流Iの全電流が前記トランジスタTR1によつて
流されるからオフ状態であり、トランジスタTR1
がオフ状態になるとオン状態となる第2のスイツ
チを構成する。前記トランジスタTR2がオンにな
るとトランジスタTR5、およびTR6がオン状態と
なり、トランジスタTR4をオンさせる。これによ
つてトランジスタTR3をオンさせ抵抗R3が前記
抵抗R1に並列に挿入され第2の基準電圧Vt2を発
生させる。すなわち、上記トランジスタTR6,
TR4,TR3および抵抗R3,R4および前記分圧器
とが協同して第2の基準電圧を発生させる手段を
構成している。そして入力電圧上昇時には入力電
圧が前記第2の基準電圧を越えたときに前記第1
のスイツチをオンさせ、第2のスイツチをオフさ
せて第1の基準電圧Vt1を発生させ、その後入力
電圧が下降するときには、前記第1の基準電圧
Vt1より低くなると前記第1のスイツチをオフ、
第2のスイツチをオンさせて再び第2の基準電圧
を設定させる。そして、前記第2のスイツチがオ
ンたときはトランジスタTR7をオンさせ出力信号
を出して例えば負荷電流等を増加させる方向に制
御させるのである。 An example of a conventional variable reference voltage comparator is shown in FIG. In FIG. 2, resistors R 1 and R 2 constitute a voltage divider, and the first reference voltage Vt 1 is generated by this voltage division ratio. The emitter of the transistor TR 1 and the emitter of the transistor TR 2 are connected to each other and grounded via a constant current circuit I, and the input voltage E is input to the base of the transistor TR 1 .
The base of the transistor TR2 is connected to a voltage dividing point of the voltage divider, and a reference voltage is input thereto. Also, the collector of the transistor TR2 is a transistor
The transistor TR 5 is connected to the power supply Vcc via its base and emitter, and the collector and base of the transistor TR 5 are connected to each other. On the other hand, the collector of the transistor TR 2 is also connected to the base of the transistor TR 6 .
is turned on when the transistor TR2 is turned on, turning on the transistor TR4 . When the above transistor TR 4 turns on, the transistor TR 3
is turned on, and the resistor R3 is connected in parallel to the resistor R1 . This changes the voltage division ratio of the voltage divider and generates the second reference voltage Vt2 . The first or second reference voltage maintains the emitters of the transistors TR1 and TR2 at the reference voltage via the base-to-emitter of the transistor TR2 . The transistor TR1 constitutes a first switch that is in an off state when the input voltage E is lower than the reference voltage, and is in an on state when the input voltage E is higher than the reference voltage. Said transistor TR 2
is in an off state because when the transistor TR1 is in an on state, the entire current of the constant current I is passed through the transistor TR1 , and the transistor TR1 is in an off state.
constitutes a second switch that is turned on when the switch is turned off. When the transistor TR 2 is turned on, the transistors TR 5 and TR 6 are turned on, turning on the transistor TR 4 . This turns on the transistor TR 3 and inserts the resistor R 3 in parallel with the resistor R 1 to generate the second reference voltage Vt 2 . That is, the above transistor TR 6 ,
TR 4 , TR 3 and resistors R 3 , R 4 and the voltage divider together constitute means for generating the second reference voltage. When the input voltage increases, when the input voltage exceeds the second reference voltage, the first
Turn on the switch and turn off the second switch to generate the first reference voltage Vt 1. When the input voltage decreases thereafter, the first reference voltage Vt1 is generated.
When Vt is lower than 1 , the first switch is turned off;
Turn on the second switch to set the second reference voltage again. When the second switch is turned on, the transistor TR7 is turned on and an output signal is output, thereby controlling the load current, for example, in the direction of increasing it.
上記の従来のコンパレータは基準電圧の切替に
遅延があるため、次のような欠点がある。すなわ
ち、第3図に示すように該コンパレータの出力で
被制御系を制御させ、その制御の結果生じた電圧
Eを上記コンパレータによつて比較するような、
いわゆるループ制御回路を構成した場合に、被制
御系の応答が早く、上記コンパレータの基準電圧
の切替え(Vt1からVt2へ、またはVt2からVt1へ)
が遅延したときはループ回路によつて発振現象を
起すという欠点があつた。 The conventional comparator described above has the following drawbacks because there is a delay in switching the reference voltage. That is, as shown in FIG. 3, a controlled system is controlled by the output of the comparator, and the voltage E generated as a result of the control is compared by the comparator.
When a so-called loop control circuit is configured, the response of the controlled system is fast and the reference voltage of the above comparator can be switched (from Vt 1 to Vt 2 or from Vt 2 to Vt 1 ).
When the delay occurs, the loop circuit has the disadvantage of causing an oscillation phenomenon.
例えば、第4図に示すように、抵抗R8,R9,
R10およびトランジスタTR8,TR9で構成される
負荷電流制御回路および抵抗R負荷RLを直列に
接続し、前記抵抗Rの電圧下降分をバツフアアン
プを通して前記コンパレータに入力させて、負荷
電流が過大になつてコンパレータの入力電圧Eが
前記第2の基準電圧より大になると、トランジス
タTR8をオンさせ、トランジスタTR9をオフさせ
て抵抗R10を抵抗R9から切離すことにより負荷電
流を減少させるような制御ループを構成した場合
に、コンパレータの入力電圧Eが前記第2の基準
電圧を越えて負荷電流を減少させた直後、末だ基
準電圧が第2の基準の電圧の状態であると、負荷
電流の減少によつて減少したコンパレータの入力
電圧は前記第2の基準電圧より低いから再び負荷
電流を増加させるように制御する状態となり、上
記動作は何度でもくり返される。すなわち、発振
現象を起こし、制御が円滑に行なえないという欠
点があつた。この欠点は、第2図のトランジスタ
TR3がオフしてから、前記トランジスタTR6のオ
フ→前記トランジスタTR4のオフ→前記トランジ
スタTR3のオフ→前記第1の基準電圧の設定とい
う段階を経ることによる、基準電圧の切替の遅延
によつて生ずるのである。負荷電流が低下して負
荷電流を増加させる制御を行なう場合においても
同様な発振現象を起こすおそれがある。 For example, as shown in FIG. 4, resistors R 8 , R 9 ,
A load current control circuit consisting of R 10 and transistors TR 8 and TR 9 and a resistor R load RL are connected in series, and the voltage drop of the resistor R is inputted to the comparator through a buffer amplifier, so that the load current becomes excessive. When the input voltage E of the comparator becomes higher than the second reference voltage, the load current is reduced by turning on the transistor TR 8 and turning off the transistor TR 9 to disconnect the resistor R 10 from the resistor R 9 . When such a control loop is configured, immediately after the input voltage E of the comparator exceeds the second reference voltage and the load current is reduced, the final reference voltage is in the state of the second reference voltage. Since the input voltage of the comparator, which has decreased due to the decrease in the load current, is lower than the second reference voltage, the load current is controlled to be increased again, and the above operation is repeated any number of times. That is, it has the disadvantage that it causes oscillation and cannot be smoothly controlled. This drawback is due to the transistor shown in Fig.
Delay in switching the reference voltage by passing through the steps of turning off the transistor TR 6 → turning off the transistor TR 4 → turning off the transistor TR 3 → setting the first reference voltage after TR 3 turns off. It is caused by. A similar oscillation phenomenon may occur even when control is performed to increase the load current as the load current decreases.
本発明の目的は、上述の従来の欠点を是正し、
コンパレータを制御回路のループに使用した場合
に、発振を起こすおそれのない基準電圧可変形コ
ンパレータを提供することにある。 The purpose of the present invention is to rectify the above-mentioned conventional drawbacks and
An object of the present invention is to provide a variable reference voltage comparator that is free from oscillation when the comparator is used in a control circuit loop.
かかる目的を達成するため本発明では、抵抗分
圧により第1の基準電圧を発生する分圧器と、入
力電圧が基準電圧より高いときにオンする第1の
スイツチとこの第1のスイツチがオン状態になる
とオフさせられる第2のスイツチとから構成され
る比較回路と、前記第2のスイツチがオン状態の
ときに前記分圧器に抵抗を並列接続させることに
よつて分圧比を変化させて第2の基準電圧を発生
させる手段とを備えて、入力電圧の上昇時には第
2の基準電圧を超えたときに前記第1のスイツチ
がオンし、入力電圧の下降時には前記第1の基準
電圧より下つたときに前記第1のスイツチがオフ
するようにヒステリシス特性を持たせた基準電圧
可変コンパレータにおいて、前記第2のスイツチ
と前記第2の基準電圧を発生させる手段とを一対
の相補なトランジスタのコレクタとベースとを相
互に接続しあつた等価PNPNスイツチ回路で構
成し、該等価PNPNスイツチ回路のアノードと
電源との間に抵抗を接続して、上記等価PNPN
スイツチ回路がオン状態のときに前記抵抗を前記
分圧器に接続するように構成するとともに、前記
等価スイツチ回路内の第2の基準電圧を発生させ
る手段に相等するトランジスタと並列に、出力段
トランジスタを接続したことを特徴とする。 In order to achieve this object, the present invention includes a voltage divider that generates a first reference voltage by resistive voltage division, a first switch that is turned on when the input voltage is higher than the reference voltage, and a first switch that is in the on state. a comparator circuit consisting of a second switch that is turned off when means for generating a reference voltage, the first switch is turned on when the input voltage exceeds the second reference voltage when the input voltage increases, and when the input voltage falls below the first reference voltage. In a variable reference voltage comparator having a hysteresis characteristic such that the first switch is turned off when It consists of an equivalent PNPN switch circuit which is connected to the base, and a resistor is connected between the anode of the equivalent PNPN switch circuit and the power supply, and the above equivalent PNPN
The resistor is configured to be connected to the voltage divider when the switch circuit is on, and an output stage transistor is connected in parallel with a transistor equivalent to the means for generating the second reference voltage in the equivalent switch circuit. It is characterized by being connected.
これによつて本発明では、比較回路の第2のス
イツチ(トランジスタ)のオン・オフに応じて、
第2の基準電圧を発生させる手段(トランジス
タ)及び出力段トランジスタのオン・オフが即座
に行なわれるため、基準電圧の切替時間の遅延を
無くし、かつ基準電圧の切替と同時に出力電圧を
変化させることができる。1のスイツチがオン状
態になるとオフさせられる第2のスイツチと、前
記第2のスイツチがオン状態のときに前記分圧器
の分圧比を変化させて第2の基準電圧を発生させ
る手段とを備えて、入力電圧の上昇時には前記第
2の基準電圧を超えたときに前記第1のスイツチ
がオンし、入力電圧下降時には前記第1の基準電
圧より下つたときに前記第1のスイツチがオフす
るようにヒステリシス特性を備えた基準電圧可変
形コンパレータの、前記第2のスイツチを一対の
相補なトランジスタのコレクタとベースとを相互
に接続しあつた等価PNPNスイツチ回路で構成
し、該等価PNPNスイツチ回路のアノードと電
源との間に抵抗を接続して、上記PNPNスイツ
チ回路がオン状態のときに該抵抗を前記分圧器に
接続するように構成して前記第2の基準電圧を発
生させる手段としたことを特徴とする。これによ
つて基準電圧の切替時間の遅延を無くし、かつ、
トランジスタ等の構成部品を減少させることがで
きた。 As a result, in the present invention, depending on whether the second switch (transistor) of the comparison circuit is turned on or off,
Since the means (transistor) for generating the second reference voltage and the output stage transistor are turned on and off immediately, there is no delay in the reference voltage switching time, and the output voltage can be changed at the same time as the reference voltage is switched. Can be done. a second switch that is turned off when the first switch is in the on state; and means for changing the voltage division ratio of the voltage divider to generate a second reference voltage when the second switch is in the on state. When the input voltage increases, the first switch is turned on when it exceeds the second reference voltage, and when the input voltage decreases, the first switch is turned off when it falls below the first reference voltage. In the variable reference voltage comparator with hysteresis characteristics, the second switch is constituted by an equivalent PNPN switch circuit in which the collectors and bases of a pair of complementary transistors are connected to each other, and the equivalent PNPN switch circuit is A resistor is connected between the anode of the PNPN switch circuit and the power source, and the resistor is connected to the voltage divider when the PNPN switch circuit is in an on state, thereby generating the second reference voltage. It is characterized by This eliminates the delay in the switching time of the reference voltage, and
It was possible to reduce the number of components such as transistors.
次に、本発明の一実施例について、図面に基づ
いて詳細に説明する。第5図は本発明の一実施例
を示す回路図であり、トランジスタTR11とTR12
のエミツタを相互に接続し、定電流回路Iを介し
て接地し、前記トランジスタTR11のベースに入
力電圧Eを加え、前記トランジスタTR12のベー
スに基準電圧V1またはVt2を加える。前記トラン
ジスタTR12のコレクタおよびベースはトランジ
スタTR13のベースおよびコレクタに接続され、
上記トランジスタTR13のエミツタは抵抗R13を通
して電源に接続される。前記トランジスタTR11
が第1のスイツチを構成し、前記トランジスタ
TR12およびTR13が構成する等価PNPNスイツチ
が第2のスイツチ及び第2の基準電圧を発生させ
る手段を構成する。なお、該等価PNPNスイツ
チを構成するトランジスタTR11,TR12間には該
PNPNスイツチの動作を制御する素子は何ら結
合されておらず、該PNPNスイツチの動作は飽
和動作である。また、抵抗R11とR12を直列に接
続して、電源電圧Vccを分圧する分圧器を構成
し、分圧電圧は第1の基準電圧Vt1とされる。こ
の分圧点は前記トランジスタTR13のコレクタに
接続されていて、前記第2のスイツチがオン状態
のとき、すなわち、上記トランジスタTR13がオ
ンのときは前記抵抗R13が前記抵抗R11に並列に
接続され、第2の基準電圧Vt2を発生させる。一
方、前記トランジスタTR12のコレクタはトラン
ジスタTR17のベースにも入れられ、そのコレク
タを出力端子とする。 Next, one embodiment of the present invention will be described in detail based on the drawings. FIG. 5 is a circuit diagram showing one embodiment of the present invention, in which transistors TR 11 and TR 12
The emitters of the transistors are connected to each other and grounded through a constant current circuit I, an input voltage E is applied to the base of the transistor TR11 , and a reference voltage V1 or Vt2 is applied to the base of the transistor TR12 . The collector and base of the transistor TR 12 are connected to the base and collector of the transistor TR 13 ,
The emitter of the transistor TR13 is connected to the power supply through a resistor R13 . Said transistor TR 11
constitutes a first switch, and the transistor
The equivalent PNPN switch constituted by TR 12 and TR 13 constitutes a second switch and means for generating a second reference voltage. Note that there is a gap between transistors TR 11 and TR 12 constituting the equivalent PNPN switch.
The elements controlling the operation of the PNPN switch are not coupled and the operation of the PNPN switch is saturated operation. Further, resistors R 11 and R 12 are connected in series to constitute a voltage divider that divides the power supply voltage Vcc, and the divided voltage is set as the first reference voltage Vt 1 . This voltage dividing point is connected to the collector of the transistor TR 13 , and when the second switch is on, that is, when the transistor TR 13 is on, the resistor R 13 is connected in parallel to the resistor R 11 . is connected to generate a second reference voltage Vt2 . On the other hand, the collector of the transistor TR12 is also connected to the base of the transistor TR17 , and the collector is used as an output terminal.
次に、本実施例の動作について説明する。入力
電圧Eが基準電圧より高いときは、トランジスタ
TR11がオンとなり、TR12はオフとなる。従つて
トランジスタTR13もオフであり、抵抗R11とR12
で分圧された第1の基準電圧Vt1が前記トランジ
スタTR12のベースに入力されている。この状態
では出力端子には電圧は出ない。この状態から入
力電圧Eが下降し、前記第1の基準電圧Vt1以下
になると、前記第1のトランジスタTR11はオフ
となり、TR12はオンとなる。この反転は前記ト
ランジスタTR13も協同することにより迅速に行
なわれる。すなわち、第2のスイツチは急速にオ
ン状態となる。その結果前記抵抗R13は前記トラ
ンジスタTR13を介して前記抵抗R11に並列に接続
され、前記トランジスタTR12のベースには第2
の基準電圧Vt2が加えられる。一方この状態で前
記トランジスタTR17はオンとなり、出力端子に
は電源電圧Vccが抵抗R20を通して出力される。
この出力変化の立上りは急峻である。この状態か
ら入力電圧Eが上昇して今度は前記第2の基準電
圧Vt2を超えたときに前記トランジスタTR11がオ
ンし、TR12がオフとなつて、トランジスタTR13
もオフとなり、抵抗R13は分圧器から分離され、
その結果前記分圧器は第1の基準電圧Vt1を発生
させる。そして、トランジスタTR17もオフとな
り出力電圧は無くなる。上記基準電圧の切替は、
前記トランジスタTR12のオン、オフと同時に行
なわれるから、切替時間の遅延はない。従つて、
従来のように、切替時間の遅延によつて制御ルー
プで発振を起こすことを防止することができると
いう効果がある。また、本実施例では、前述した
ように第2の基準電圧発生手段は前記トランジス
タ13によつて達成しているから、従来の構成のよ
うに、別のトランジスタを必要としない。すなわ
ち、トランジスタの数を減少させることができる
利点がある。 Next, the operation of this embodiment will be explained. When the input voltage E is higher than the reference voltage, the transistor
TR 11 is turned on and TR 12 is turned off. Transistor TR 13 is therefore also off and resistors R 11 and R 12
A first reference voltage Vt1 divided by Vt1 is input to the base of the transistor TR12 . In this state, no voltage is output to the output terminal. When the input voltage E decreases from this state and becomes less than the first reference voltage Vt1 , the first transistor TR11 is turned off and the first transistor TR12 is turned on. This inversion is quickly accomplished by the cooperation of the transistor TR13 . That is, the second switch is rapidly turned on. As a result, the resistor R13 is connected in parallel to the resistor R11 via the transistor TR13 , and the base of the transistor TR12 has a second
A reference voltage Vt 2 is applied. Meanwhile, in this state, the transistor TR17 is turned on, and the power supply voltage Vcc is outputted to the output terminal through the resistor R20 .
The rise of this output change is steep. When the input voltage E increases from this state and exceeds the second reference voltage Vt2 , the transistor TR11 is turned on, TR12 is turned off, and the transistor TR13 is turned on.
is also turned off, and resistor R 13 is isolated from the voltage divider,
As a result, said voltage divider generates a first reference voltage Vt 1 . Then, the transistor TR17 is also turned off, and the output voltage disappears. To switch the reference voltage above,
There is no delay in switching time since the switching is performed simultaneously with the turning on and off of the transistor TR12 . Therefore,
This has the effect that it is possible to prevent oscillation in the control loop due to the delay in switching time, unlike in the conventional case. Furthermore, in this embodiment, as described above, the second reference voltage generating means is achieved by the transistor 13 , so there is no need for a separate transistor as in the conventional configuration. That is, there is an advantage that the number of transistors can be reduced.
次に、本発明の別の実施例を第6図に示す。こ
の場合は、前記等価PNPNスイツチとして
PNPN接合素子(サイリスタ)を使用して、そ
のゲート端子を前記分圧器の分圧点に接続し、ア
ノード端子を前記トランジスタTR17のベースに
接続している。これにより、素子数が減小する利
点があり、さらにオン電圧を小さくすることがで
きる。また、前述の実施例より正確な基準電圧を
発生させることができる。 Next, another embodiment of the present invention is shown in FIG. In this case, as the equivalent PNPN switch,
A PNPN junction element (thyristor) is used whose gate terminal is connected to the voltage dividing point of the voltage divider and whose anode terminal is connected to the base of the transistor TR 17 . This has the advantage of reducing the number of elements and further reduces the on-state voltage. Furthermore, a more accurate reference voltage can be generated than in the embodiments described above.
次に、本発明のもう一つ別の実施例を第7図に
示す。この場合は、トランジスタTR21,TR22,
TR23および抵抗R21,R22,R23の構成は第5図の
トランジスタTR11,TR12,TR13および抵抗
R11,R12,R13の構成と同様であるが、前記トラ
ンジスタTR21のベースには、抵抗R24およびR25
を介してコンデンサC21に充電された電圧が入力
されている。前記抵抗R25はトランジスタTR24の
コレクタに接続され、上記トランジスタTR24の
ベースに入力電圧が入力されると、トランジスタ
TR24はオンとなり、前記コンデンサC21に充電さ
れていた電荷は抵抗R25およびトランジスタTR24
を通して放電される。すなわち、入力がハイにな
つてから一定時間t1後に前記トランジスタTR21
がオフとなり、従つてトランジスタTR22,TR23
をオンさせて第2の基準電圧に切替えることにな
る。そして、トランジスタTR27,TR25をオンさ
せて出力電圧をローにする。すなわち、入力電圧
がハイになつて一定時間後に出力電圧がローにさ
れる遅延動作を行うように構成されている。この
遅延時間内に入力電圧が0になると、上述の出力
電圧の変化は起らないから、例えば雑音等によつ
て誤動作しないように遅延特性を持たせることが
できる。入力電圧がハイからローに変化した場合
についても同様である。このような遅延特性は従
来の固定基準電圧のコンパレータによつても行な
わせることができるが、この場合は第8図の様に
構成される。基準電圧を変化させる手段を除いて
は第7図の構成と同様であるが、この場合の基準
電圧Vtは第9図bに示したように前記第1の基
準電圧Vt1と第2の基準電圧Vt2との中間の電圧
Vtとされる。従つて、前述の遅延時間t1と同じ遅
延時間で出力電圧をローにしようとすれば第9図
bに曲線ハで示した放電電圧特性としなければな
らない。すなわち、第9図aの曲線イで示された
放電特性(第7図の実施例の放電特性)に比べて
時定数を大にしなければならない。換言すれば第
7図の実施例では、第8図の従来例に比して抵抗
R25およびコンデンサC21を小さくすることができ
るという利点がある。入力電圧がハイからローに
変化した場合に出力電圧がt2だけ遅れてハイとさ
れるような場合についても上記と同様に、抵抗
R24,R25およびコンデンサC21を小さくすること
ができる。 Next, another embodiment of the present invention is shown in FIG. In this case, the transistors TR 21 , TR 22 ,
The configuration of TR 23 and resistors R 21 , R 22 , R 23 is as shown in Figure 5 .
The structure is similar to that of R 11 , R 12 , and R 13 , but resistors R 24 and R 25 are connected to the base of the transistor TR 21 .
The charged voltage is input to capacitor C 21 through. The resistor R25 is connected to the collector of the transistor TR24 , and when an input voltage is input to the base of the transistor TR24 , the transistor
TR 24 is turned on, and the charge stored in the capacitor C 21 is transferred to the resistor R 25 and the transistor TR 24.
is discharged through. That is, after a certain time t1 after the input becomes high, the transistor TR21
is turned off, so transistors TR 22 , TR 23
is turned on to switch to the second reference voltage. Then, transistors TR 27 and TR 25 are turned on to make the output voltage low. That is, it is configured to perform a delay operation in which the input voltage becomes high and the output voltage becomes low after a certain period of time. If the input voltage becomes 0 within this delay time, the above-mentioned change in output voltage will not occur, so a delay characteristic can be provided to prevent malfunctions due to noise, for example. The same applies when the input voltage changes from high to low. Such delay characteristics can also be achieved by a conventional fixed reference voltage comparator, but in this case it is constructed as shown in FIG. The configuration is the same as that shown in FIG. 7 except for the means for changing the reference voltage, but the reference voltage Vt in this case is different from the first reference voltage Vt 1 and the second reference voltage as shown in FIG. 9b. Voltage intermediate between voltage Vt 2
It is considered to be Vt. Therefore, if the output voltage is to be made low with the same delay time as the delay time t1 described above, the discharge voltage characteristic must be as shown by curve C in FIG. 9B. That is, the time constant must be made larger than the discharge characteristic shown by curve A in FIG. 9a (the discharge characteristic of the embodiment in FIG. 7). In other words, the embodiment shown in FIG. 7 has a lower resistance than the conventional example shown in FIG.
There is an advantage that R 25 and capacitor C 21 can be made small. Similarly to the above, if the output voltage becomes high after a delay of t 2 when the input voltage changes from high to low, the resistor
R 24 , R 25 and capacitor C 21 can be made smaller.
以上の説明により、本発明の基準電圧可変形コ
ンパレータは、基準電圧の切替と同時に出力電圧
を変化させるように構成されているから、制御ル
ープで発振を起こすことがないという効果があ
る。すなわち、安定した制御を行なわせることが
可能となる。また、該コンパレータは従来のもの
に比して、構成トランジスタ等が少なくてすむと
いう利点もある。 As described above, since the variable reference voltage comparator of the present invention is configured to change the output voltage at the same time as the reference voltage is switched, there is an effect that oscillation does not occur in the control loop. That is, it becomes possible to perform stable control. Furthermore, the comparator has the advantage that it requires fewer transistors and the like as compared to conventional comparators.
第1図はコンパレータの入力電圧と、基準電圧
とのヒステリス関係を示す図、第2図は従来の基
準電圧可変形コンパレータの一例を示す図、第3
図は基準電圧可変形コンパレータを制御系のルー
プ回路に使用した状態を示す図、第4図はコンパ
レータを過負荷電流防止回路に使用した状態を示
す図、第5図は本発明の一実施例を示す回路図、
第6図は本発明の別の実施例を示す回路図、第7
図は本発明のもう一つ別の実施例を示す回路図、
第8図は固定基準電圧コンパレータの一例を示す
回路図、第9図は遅延特性をもつたコンパレータ
の充放電特性および入出力電圧を示すタイムチヤ
ートである。
TR1〜TR9,TR11〜TR13,TR17,TR21〜
TR25,TR27,TR31〜TR32,TR34,TR35,
TR37……トランジスタ、R,R1〜R4,R8〜R10,
R11〜R13,R20,R21〜R26,R30〜R32,R34〜
R36,R40,RL……抵抗、C21,C31……コンデン
サ、V,Vcc……直流電源、I……定電流回路、
E……入力電圧、Vt1……第1の基準電圧、Vt2
……第2の基準電圧。
Fig. 1 shows the hysteresis relationship between the input voltage of the comparator and the reference voltage, Fig. 2 shows an example of a conventional variable reference voltage comparator, and Fig. 3 shows the hysteresis relationship between the input voltage of the comparator and the reference voltage.
The figure shows a state in which a variable reference voltage comparator is used in a loop circuit of a control system, FIG. 4 shows a state in which a comparator is used in an overload current prevention circuit, and FIG. 5 shows an embodiment of the present invention. A circuit diagram showing,
FIG. 6 is a circuit diagram showing another embodiment of the present invention;
The figure is a circuit diagram showing another embodiment of the present invention,
FIG. 8 is a circuit diagram showing an example of a fixed reference voltage comparator, and FIG. 9 is a time chart showing charging/discharging characteristics and input/output voltages of the comparator with delay characteristics. TR 1 ~ TR 9 , TR 11 ~ TR 13 , TR 17 , TR 21 ~
TR 25 , TR 27 , TR 31 ~ TR 32 , TR 34 , TR 35 ,
TR 37 ...transistor, R, R1 to R4 , R8 to R10 ,
R 11 ~ R 13 , R 20 , R 21 ~ R 26 , R 30 ~ R 32 , R 34 ~
R 36 , R 40 , R L ... Resistor, C 21 , C 31 ... Capacitor, V, Vcc ... DC power supply, I ... Constant current circuit,
E...Input voltage, Vt 1 ...First reference voltage, Vt 2
...Second reference voltage.
Claims (1)
続し、それらの抵抗による分圧電圧を第1の基準
電圧として発生する分圧器と、 入力電圧を第1のスイツチのベースに、前記分
圧器の発生する基準電圧を第2のスイツチのベー
スにそれぞれ接続し、入力電圧が基準電圧より高
くなると第1のスイツチがオンし、第1のスイツ
チがオン状態になると第2のスイツチがオフさせ
られるよう構成した比較回路と、 前記第2のスイツチがオン状態のときに前記分
圧器を構成する抵抗の1つに別の抵抗を並列に接
続して前記分圧器の分圧比を変化させて第2の基
準電圧を発生させる手段とを備えて、 入力電圧の上昇時には前記第2の基準電圧を超
えたときに前記第1のスイツチがオンし、入力電
圧の下降時には前記第1の基準電圧より下つたと
きに前記第1のスイツチがオフするようにヒステ
リシス特性を持たせた基準電圧可変コンパレータ
において、 前記第2のスイツチと前記第2の基準電圧を発
生させる手段とを一対の相補なトランジスタのコ
レクタとベースとを相互に接続しあつた飽和動作
等価PNPNスイツチ回路で構成し、該飽和動作
等価PNPNスイツチ回路のアノードと電源との
間に抵抗を接続して、上記飽和動作等価PNPN
スイツチ回路がオン状態のときに前記抵抗を前記
分圧器に接続するように構成するとともに、 前記飽和動作等価PNPNスイツチ回路内の第
2の基準電圧を発生させる手段に相等するトラン
ジスタと並列に、出力段トランジスタを接続した
ことを特徴とする基準電圧可変形コンパレータ。 2 第2のスイツチと第2の基準電圧を発生させ
る手段とを構成する前記飽和動作等価PNPNス
イツチ回路を、PNPN接合素子としたことを特
徴とする特許請求の範囲第1項記載の基準電圧可
変形コンパレータ。[Claims] 1. A voltage divider that connects two or more resistors in series with a power supply voltage and generates a divided voltage by those resistors as a first reference voltage; The reference voltage generated by the voltage divider is connected to the base of the second switch, and when the input voltage becomes higher than the reference voltage, the first switch is turned on, and when the first switch is turned on, the second switch is turned on. a comparator circuit configured such that the second switch is turned off, and another resistor connected in parallel to one of the resistors forming the voltage divider when the second switch is in the on state, so that the voltage divider is turned off. and means for generating a second reference voltage by changing the voltage ratio, the first switch is turned on when the input voltage exceeds the second reference voltage when the input voltage increases, and the first switch is turned on when the input voltage decreases. In a variable reference voltage comparator having a hysteresis characteristic such that the first switch is turned off when the voltage drops below a first reference voltage, the second switch and means for generating the second reference voltage are provided. It consists of a saturation operation equivalent PNPN switch circuit in which the collectors and bases of a pair of complementary transistors are connected together, and a resistor is connected between the anode of the saturation operation equivalent PNPN switch circuit and the power supply, Operational equivalent PNPN
The resistor is configured to be connected to the voltage divider when the switch circuit is in the on state, and is connected in parallel with a transistor equivalent to means for generating a second reference voltage in the saturation operation equivalent PNPN switch circuit. A variable reference voltage comparator characterized by connecting stage transistors. 2. The reference voltage generator according to claim 1, wherein the saturation operation equivalent PNPN switch circuit constituting the second switch and the means for generating the second reference voltage is a PNPN junction element. Deformation comparator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56007923A JPS57123719A (en) | 1981-01-23 | 1981-01-23 | Variable reference voltage type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56007923A JPS57123719A (en) | 1981-01-23 | 1981-01-23 | Variable reference voltage type comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123719A JPS57123719A (en) | 1982-08-02 |
| JPH0241208B2 true JPH0241208B2 (en) | 1990-09-17 |
Family
ID=11679042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56007923A Granted JPS57123719A (en) | 1981-01-23 | 1981-01-23 | Variable reference voltage type comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123719A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053065U (en) * | 1983-09-21 | 1985-04-13 | 株式会社東芝 | voltage comparison circuit |
| JPS616773U (en) * | 1984-06-19 | 1986-01-16 | 株式会社東芝 | voltage comparison circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4852456A (en) * | 1971-11-05 | 1973-07-23 | ||
| JPS535501B2 (en) * | 1974-07-04 | 1978-02-28 | ||
| US3924202A (en) * | 1974-08-21 | 1975-12-02 | Rca Corp | Electronic oscillator |
| JPS5547732A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Oscillation circuit |
-
1981
- 1981-01-23 JP JP56007923A patent/JPS57123719A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123719A (en) | 1982-08-02 |
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