JPH0241208B2 - - Google Patents
Info
- Publication number
- JPH0241208B2 JPH0241208B2 JP56007923A JP792381A JPH0241208B2 JP H0241208 B2 JPH0241208 B2 JP H0241208B2 JP 56007923 A JP56007923 A JP 56007923A JP 792381 A JP792381 A JP 792381A JP H0241208 B2 JPH0241208 B2 JP H0241208B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- reference voltage
- switch
- turned
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、負荷電流の制御装置等に使用される
ヒステリシス特性を持つた基準電圧可変形コンパ
レータに関する。
ヒステリシス特性を持つた基準電圧可変形コンパ
レータに関する。
負荷電流の制御装置等においては例えば負荷電
流が増大して一定値をこえたときは負荷に直列の
抵抗の電圧下降をコンパレータで検出して負荷電
流を減少させるように制御する。しかし負荷電流
の減少により前記抵抗の電圧下降が低下して直ち
に再び負荷電流を増大させるように制御すると、
いわゆるハンチング現象を生じる。これを防ぐた
めに、第１図に示すように、コンパレータの基準
電圧にヒステリシス特性を持たせて、電圧上昇時
と下降時における制御開始電圧を異ならせてい
る。
流が増大して一定値をこえたときは負荷に直列の
抵抗の電圧下降をコンパレータで検出して負荷電
流を減少させるように制御する。しかし負荷電流
の減少により前記抵抗の電圧下降が低下して直ち
に再び負荷電流を増大させるように制御すると、
いわゆるハンチング現象を生じる。これを防ぐた
めに、第１図に示すように、コンパレータの基準
電圧にヒステリシス特性を持たせて、電圧上昇時
と下降時における制御開始電圧を異ならせてい
る。
従来の基準電圧可変形コンパレータの一例を第
２図に示す。第２図において抵抗R1とR2とで分
圧器を構成し、この分圧比によつて第１の基準電
圧Vt1を発生する。トランジスタTR1のエミツタ
とトランジスタTR2のエミツタは相互に接続さ
れ、定電流回路Ｉを介して接地され、上記トラン
ジスタTR1のベースには入力電圧Ｅが入力され、
前記トランジスタTR2のベースは前記分圧器の分
圧点に接続されて基準電圧が入力される。また前
記トランジスタTR2のコレクタはトランジスタ
TR5のベースおよびエミツタを介して電源Vccに
接続され、上記トランジスタTR5のコレクタとベ
ースとは相互に接続されている。一方、前記トラ
ンジスタTR2のコレクタはトランジスタTR6のベ
ースにも接続されていて、上記トランジスタTR6
は前記トランジスタTR2がオン状態になるとオン
させられ、トランジスタTR4をオンさせる。上記
トランジスタTR4がオンするとトランジスタTR3
がオンとなり抵抗R3が前記抵抗R1に並列に接続
される。これにより、前記分圧器の分圧比が変化
し、第２の基準電圧Vt2を発生する。前記第１ま
たは第２の基準電圧は前記トランジスタTR2のベ
ース→エミツタを介して前記トランジスタTR1お
よびTR2のエミツタを基準電圧に保つ。前記トラ
ンジスタTR1は、入力電圧Ｅが上記基準電圧より
低いときはオフ状態であり、入力電圧Ｅが上記基
準電圧より高いときにはオン状態となる第１のス
イツチを構成している。前記トランジスタTR2
は、前記トランジスタTR1がオン状態のときは定
電流Ｉの全電流が前記トランジスタTR1によつて
流されるからオフ状態であり、トランジスタTR1
がオフ状態になるとオン状態となる第２のスイツ
チを構成する。前記トランジスタTR2がオンにな
るとトランジスタTR5、およびTR6がオン状態と
なり、トランジスタTR4をオンさせる。これによ
つてトランジスタTR3をオンさせ抵抗R3が前記
抵抗R1に並列に挿入され第２の基準電圧Vt2を発
生させる。すなわち、上記トランジスタTR6，
TR4，TR3および抵抗R3，R4および前記分圧器
とが協同して第２の基準電圧を発生させる手段を
構成している。そして入力電圧上昇時には入力電
圧が前記第２の基準電圧を越えたときに前記第１
のスイツチをオンさせ、第２のスイツチをオフさ
せて第１の基準電圧Vt1を発生させ、その後入力
電圧が下降するときには、前記第１の基準電圧
Vt1より低くなると前記第１のスイツチをオフ、
第２のスイツチをオンさせて再び第２の基準電圧
を設定させる。そして、前記第２のスイツチがオ
ンたときはトランジスタTR7をオンさせ出力信号
を出して例えば負荷電流等を増加させる方向に制
御させるのである。
２図に示す。第２図において抵抗R1とR2とで分
圧器を構成し、この分圧比によつて第１の基準電
圧Vt1を発生する。トランジスタTR1のエミツタ
とトランジスタTR2のエミツタは相互に接続さ
れ、定電流回路Ｉを介して接地され、上記トラン
ジスタTR1のベースには入力電圧Ｅが入力され、
前記トランジスタTR2のベースは前記分圧器の分
圧点に接続されて基準電圧が入力される。また前
記トランジスタTR2のコレクタはトランジスタ
TR5のベースおよびエミツタを介して電源Vccに
接続され、上記トランジスタTR5のコレクタとベ
ースとは相互に接続されている。一方、前記トラ
ンジスタTR2のコレクタはトランジスタTR6のベ
ースにも接続されていて、上記トランジスタTR6
は前記トランジスタTR2がオン状態になるとオン
させられ、トランジスタTR4をオンさせる。上記
トランジスタTR4がオンするとトランジスタTR3
がオンとなり抵抗R3が前記抵抗R1に並列に接続
される。これにより、前記分圧器の分圧比が変化
し、第２の基準電圧Vt2を発生する。前記第１ま
たは第２の基準電圧は前記トランジスタTR2のベ
ース→エミツタを介して前記トランジスタTR1お
よびTR2のエミツタを基準電圧に保つ。前記トラ
ンジスタTR1は、入力電圧Ｅが上記基準電圧より
低いときはオフ状態であり、入力電圧Ｅが上記基
準電圧より高いときにはオン状態となる第１のス
イツチを構成している。前記トランジスタTR2
は、前記トランジスタTR1がオン状態のときは定
電流Ｉの全電流が前記トランジスタTR1によつて
流されるからオフ状態であり、トランジスタTR1
がオフ状態になるとオン状態となる第２のスイツ
チを構成する。前記トランジスタTR2がオンにな
るとトランジスタTR5、およびTR6がオン状態と
なり、トランジスタTR4をオンさせる。これによ
つてトランジスタTR3をオンさせ抵抗R3が前記
抵抗R1に並列に挿入され第２の基準電圧Vt2を発
生させる。すなわち、上記トランジスタTR6，
TR4，TR3および抵抗R3，R4および前記分圧器
とが協同して第２の基準電圧を発生させる手段を
構成している。そして入力電圧上昇時には入力電
圧が前記第２の基準電圧を越えたときに前記第１
のスイツチをオンさせ、第２のスイツチをオフさ
せて第１の基準電圧Vt1を発生させ、その後入力
電圧が下降するときには、前記第１の基準電圧
Vt1より低くなると前記第１のスイツチをオフ、
第２のスイツチをオンさせて再び第２の基準電圧
を設定させる。そして、前記第２のスイツチがオ
ンたときはトランジスタTR7をオンさせ出力信号
を出して例えば負荷電流等を増加させる方向に制
御させるのである。
上記の従来のコンパレータは基準電圧の切替に
遅延があるため、次のような欠点がある。すなわ
ち、第３図に示すように該コンパレータの出力で
被制御系を制御させ、その制御の結果生じた電圧
Ｅを上記コンパレータによつて比較するような、
いわゆるループ制御回路を構成した場合に、被制
御系の応答が早く、上記コンパレータの基準電圧
の切替え（Vt1からVt2へ、またはVt2からVt1へ）
が遅延したときはループ回路によつて発振現象を
起すという欠点があつた。
遅延があるため、次のような欠点がある。すなわ
ち、第３図に示すように該コンパレータの出力で
被制御系を制御させ、その制御の結果生じた電圧
Ｅを上記コンパレータによつて比較するような、
いわゆるループ制御回路を構成した場合に、被制
御系の応答が早く、上記コンパレータの基準電圧
の切替え（Vt1からVt2へ、またはVt2からVt1へ）
が遅延したときはループ回路によつて発振現象を
起すという欠点があつた。
例えば、第４図に示すように、抵抗R8，R9，
R10およびトランジスタTR8，TR9で構成される
負荷電流制御回路および抵抗Ｒ負荷RLを直列に
接続し、前記抵抗Ｒの電圧下降分をバツフアアン
プを通して前記コンパレータに入力させて、負荷
電流が過大になつてコンパレータの入力電圧Ｅが
前記第２の基準電圧より大になると、トランジス
タTR8をオンさせ、トランジスタTR9をオフさせ
て抵抗R10を抵抗R9から切離すことにより負荷電
流を減少させるような制御ループを構成した場合
に、コンパレータの入力電圧Ｅが前記第２の基準
電圧を越えて負荷電流を減少させた直後、末だ基
準電圧が第２の基準の電圧の状態であると、負荷
電流の減少によつて減少したコンパレータの入力
電圧は前記第２の基準電圧より低いから再び負荷
電流を増加させるように制御する状態となり、上
記動作は何度でもくり返される。すなわち、発振
現象を起こし、制御が円滑に行なえないという欠
点があつた。この欠点は、第２図のトランジスタ
TR3がオフしてから、前記トランジスタTR6のオ
フ→前記トランジスタTR4のオフ→前記トランジ
スタTR3のオフ→前記第１の基準電圧の設定とい
う段階を経ることによる、基準電圧の切替の遅延
によつて生ずるのである。負荷電流が低下して負
荷電流を増加させる制御を行なう場合においても
同様な発振現象を起こすおそれがある。
R10およびトランジスタTR8，TR9で構成される
負荷電流制御回路および抵抗Ｒ負荷RLを直列に
接続し、前記抵抗Ｒの電圧下降分をバツフアアン
プを通して前記コンパレータに入力させて、負荷
電流が過大になつてコンパレータの入力電圧Ｅが
前記第２の基準電圧より大になると、トランジス
タTR8をオンさせ、トランジスタTR9をオフさせ
て抵抗R10を抵抗R9から切離すことにより負荷電
流を減少させるような制御ループを構成した場合
に、コンパレータの入力電圧Ｅが前記第２の基準
電圧を越えて負荷電流を減少させた直後、末だ基
準電圧が第２の基準の電圧の状態であると、負荷
電流の減少によつて減少したコンパレータの入力
電圧は前記第２の基準電圧より低いから再び負荷
電流を増加させるように制御する状態となり、上
記動作は何度でもくり返される。すなわち、発振
現象を起こし、制御が円滑に行なえないという欠
点があつた。この欠点は、第２図のトランジスタ
TR3がオフしてから、前記トランジスタTR6のオ
フ→前記トランジスタTR4のオフ→前記トランジ
スタTR3のオフ→前記第１の基準電圧の設定とい
う段階を経ることによる、基準電圧の切替の遅延
によつて生ずるのである。負荷電流が低下して負
荷電流を増加させる制御を行なう場合においても
同様な発振現象を起こすおそれがある。
本発明の目的は、上述の従来の欠点を是正し、
コンパレータを制御回路のループに使用した場合
に、発振を起こすおそれのない基準電圧可変形コ
ンパレータを提供することにある。
コンパレータを制御回路のループに使用した場合
に、発振を起こすおそれのない基準電圧可変形コ
ンパレータを提供することにある。
かかる目的を達成するため本発明では、抵抗分
圧により第１の基準電圧を発生する分圧器と、入
力電圧が基準電圧より高いときにオンする第１の
スイツチとこの第１のスイツチがオン状態になる
とオフさせられる第２のスイツチとから構成され
る比較回路と、前記第２のスイツチがオン状態の
ときに前記分圧器に抵抗を並列接続させることに
よつて分圧比を変化させて第２の基準電圧を発生
させる手段とを備えて、入力電圧の上昇時には第
２の基準電圧を超えたときに前記第１のスイツチ
がオンし、入力電圧の下降時には前記第１の基準
電圧より下つたときに前記第１のスイツチがオフ
するようにヒステリシス特性を持たせた基準電圧
可変コンパレータにおいて、前記第２のスイツチ
と前記第２の基準電圧を発生させる手段とを一対
の相補なトランジスタのコレクタとベースとを相
互に接続しあつた等価PNPNスイツチ回路で構
成し、該等価PNPNスイツチ回路のアノードと
電源との間に抵抗を接続して、上記等価PNPN
スイツチ回路がオン状態のときに前記抵抗を前記
分圧器に接続するように構成するとともに、前記
等価スイツチ回路内の第２の基準電圧を発生させ
る手段に相等するトランジスタと並列に、出力段
トランジスタを接続したことを特徴とする。
圧により第１の基準電圧を発生する分圧器と、入
力電圧が基準電圧より高いときにオンする第１の
スイツチとこの第１のスイツチがオン状態になる
とオフさせられる第２のスイツチとから構成され
る比較回路と、前記第２のスイツチがオン状態の
ときに前記分圧器に抵抗を並列接続させることに
よつて分圧比を変化させて第２の基準電圧を発生
させる手段とを備えて、入力電圧の上昇時には第
２の基準電圧を超えたときに前記第１のスイツチ
がオンし、入力電圧の下降時には前記第１の基準
電圧より下つたときに前記第１のスイツチがオフ
するようにヒステリシス特性を持たせた基準電圧
可変コンパレータにおいて、前記第２のスイツチ
と前記第２の基準電圧を発生させる手段とを一対
の相補なトランジスタのコレクタとベースとを相
互に接続しあつた等価PNPNスイツチ回路で構
成し、該等価PNPNスイツチ回路のアノードと
電源との間に抵抗を接続して、上記等価PNPN
スイツチ回路がオン状態のときに前記抵抗を前記
分圧器に接続するように構成するとともに、前記
等価スイツチ回路内の第２の基準電圧を発生させ
る手段に相等するトランジスタと並列に、出力段
トランジスタを接続したことを特徴とする。
これによつて本発明では、比較回路の第２のス
イツチ（トランジスタ）のオン・オフに応じて、
第２の基準電圧を発生させる手段（トランジス
タ）及び出力段トランジスタのオン・オフが即座
に行なわれるため、基準電圧の切替時間の遅延を
無くし、かつ基準電圧の切替と同時に出力電圧を
変化させることができる。１のスイツチがオン状
態になるとオフさせられる第２のスイツチと、前
記第２のスイツチがオン状態のときに前記分圧器
の分圧比を変化させて第２の基準電圧を発生させ
る手段とを備えて、入力電圧の上昇時には前記第
２の基準電圧を超えたときに前記第１のスイツチ
がオンし、入力電圧下降時には前記第１の基準電
圧より下つたときに前記第１のスイツチがオフす
るようにヒステリシス特性を備えた基準電圧可変
形コンパレータの、前記第２のスイツチを一対の
相補なトランジスタのコレクタとベースとを相互
に接続しあつた等価PNPNスイツチ回路で構成
し、該等価PNPNスイツチ回路のアノードと電
源との間に抵抗を接続して、上記PNPNスイツ
チ回路がオン状態のときに該抵抗を前記分圧器に
接続するように構成して前記第２の基準電圧を発
生させる手段としたことを特徴とする。これによ
つて基準電圧の切替時間の遅延を無くし、かつ、
トランジスタ等の構成部品を減少させることがで
きた。
イツチ（トランジスタ）のオン・オフに応じて、
第２の基準電圧を発生させる手段（トランジス
タ）及び出力段トランジスタのオン・オフが即座
に行なわれるため、基準電圧の切替時間の遅延を
無くし、かつ基準電圧の切替と同時に出力電圧を
変化させることができる。１のスイツチがオン状
態になるとオフさせられる第２のスイツチと、前
記第２のスイツチがオン状態のときに前記分圧器
の分圧比を変化させて第２の基準電圧を発生させ
る手段とを備えて、入力電圧の上昇時には前記第
２の基準電圧を超えたときに前記第１のスイツチ
がオンし、入力電圧下降時には前記第１の基準電
圧より下つたときに前記第１のスイツチがオフす
るようにヒステリシス特性を備えた基準電圧可変
形コンパレータの、前記第２のスイツチを一対の
相補なトランジスタのコレクタとベースとを相互
に接続しあつた等価PNPNスイツチ回路で構成
し、該等価PNPNスイツチ回路のアノードと電
源との間に抵抗を接続して、上記PNPNスイツ
チ回路がオン状態のときに該抵抗を前記分圧器に
接続するように構成して前記第２の基準電圧を発
生させる手段としたことを特徴とする。これによ
つて基準電圧の切替時間の遅延を無くし、かつ、
トランジスタ等の構成部品を減少させることがで
きた。
次に、本発明の一実施例について、図面に基づ
いて詳細に説明する。第５図は本発明の一実施例
を示す回路図であり、トランジスタTR11とTR12
のエミツタを相互に接続し、定電流回路Ｉを介し
て接地し、前記トランジスタTR11のベースに入
力電圧Ｅを加え、前記トランジスタTR12のベー
スに基準電圧V1またはVt2を加える。前記トラン
ジスタTR12のコレクタおよびベースはトランジ
スタTR13のベースおよびコレクタに接続され、
上記トランジスタTR13のエミツタは抵抗R13を通
して電源に接続される。前記トランジスタTR11
が第１のスイツチを構成し、前記トランジスタ
TR12およびTR13が構成する等価PNPNスイツチ
が第２のスイツチ及び第２の基準電圧を発生させ
る手段を構成する。なお、該等価PNPNスイツ
チを構成するトランジスタTR11，TR12間には該
PNPNスイツチの動作を制御する素子は何ら結
合されておらず、該PNPNスイツチの動作は飽
和動作である。また、抵抗R11とR12を直列に接
続して、電源電圧Vccを分圧する分圧器を構成
し、分圧電圧は第１の基準電圧Vt1とされる。こ
の分圧点は前記トランジスタTR13のコレクタに
接続されていて、前記第２のスイツチがオン状態
のとき、すなわち、上記トランジスタTR13がオ
ンのときは前記抵抗R13が前記抵抗R11に並列に
接続され、第２の基準電圧Vt2を発生させる。一
方、前記トランジスタTR12のコレクタはトラン
ジスタTR17のベースにも入れられ、そのコレク
タを出力端子とする。
いて詳細に説明する。第５図は本発明の一実施例
を示す回路図であり、トランジスタTR11とTR12
のエミツタを相互に接続し、定電流回路Ｉを介し
て接地し、前記トランジスタTR11のベースに入
力電圧Ｅを加え、前記トランジスタTR12のベー
スに基準電圧V1またはVt2を加える。前記トラン
ジスタTR12のコレクタおよびベースはトランジ
スタTR13のベースおよびコレクタに接続され、
上記トランジスタTR13のエミツタは抵抗R13を通
して電源に接続される。前記トランジスタTR11
が第１のスイツチを構成し、前記トランジスタ
TR12およびTR13が構成する等価PNPNスイツチ
が第２のスイツチ及び第２の基準電圧を発生させ
る手段を構成する。なお、該等価PNPNスイツ
チを構成するトランジスタTR11，TR12間には該
PNPNスイツチの動作を制御する素子は何ら結
合されておらず、該PNPNスイツチの動作は飽
和動作である。また、抵抗R11とR12を直列に接
続して、電源電圧Vccを分圧する分圧器を構成
し、分圧電圧は第１の基準電圧Vt1とされる。こ
の分圧点は前記トランジスタTR13のコレクタに
接続されていて、前記第２のスイツチがオン状態
のとき、すなわち、上記トランジスタTR13がオ
ンのときは前記抵抗R13が前記抵抗R11に並列に
接続され、第２の基準電圧Vt2を発生させる。一
方、前記トランジスタTR12のコレクタはトラン
ジスタTR17のベースにも入れられ、そのコレク
タを出力端子とする。
次に、本実施例の動作について説明する。入力
電圧Ｅが基準電圧より高いときは、トランジスタ
TR11がオンとなり、TR12はオフとなる。従つて
トランジスタTR13もオフであり、抵抗R11とR12
で分圧された第１の基準電圧Vt1が前記トランジ
スタTR12のベースに入力されている。この状態
では出力端子には電圧は出ない。この状態から入
力電圧Ｅが下降し、前記第１の基準電圧Vt1以下
になると、前記第１のトランジスタTR11はオフ
となり、TR12はオンとなる。この反転は前記ト
ランジスタTR13も協同することにより迅速に行
なわれる。すなわち、第２のスイツチは急速にオ
ン状態となる。その結果前記抵抗R13は前記トラ
ンジスタTR13を介して前記抵抗R11に並列に接続
され、前記トランジスタTR12のベースには第２
の基準電圧Vt2が加えられる。一方この状態で前
記トランジスタTR17はオンとなり、出力端子に
は電源電圧Vccが抵抗R20を通して出力される。
この出力変化の立上りは急峻である。この状態か
ら入力電圧Ｅが上昇して今度は前記第２の基準電
圧Vt2を超えたときに前記トランジスタTR11がオ
ンし、TR12がオフとなつて、トランジスタTR13
もオフとなり、抵抗R13は分圧器から分離され、
その結果前記分圧器は第１の基準電圧Vt1を発生
させる。そして、トランジスタTR17もオフとな
り出力電圧は無くなる。上記基準電圧の切替は、
前記トランジスタTR12のオン、オフと同時に行
なわれるから、切替時間の遅延はない。従つて、
従来のように、切替時間の遅延によつて制御ルー
プで発振を起こすことを防止することができると
いう効果がある。また、本実施例では、前述した
ように第２の基準電圧発生手段は前記トランジス
タ13によつて達成しているから、従来の構成のよ
うに、別のトランジスタを必要としない。すなわ
ち、トランジスタの数を減少させることができる
利点がある。
電圧Ｅが基準電圧より高いときは、トランジスタ
TR11がオンとなり、TR12はオフとなる。従つて
トランジスタTR13もオフであり、抵抗R11とR12
で分圧された第１の基準電圧Vt1が前記トランジ
スタTR12のベースに入力されている。この状態
では出力端子には電圧は出ない。この状態から入
力電圧Ｅが下降し、前記第１の基準電圧Vt1以下
になると、前記第１のトランジスタTR11はオフ
となり、TR12はオンとなる。この反転は前記ト
ランジスタTR13も協同することにより迅速に行
なわれる。すなわち、第２のスイツチは急速にオ
ン状態となる。その結果前記抵抗R13は前記トラ
ンジスタTR13を介して前記抵抗R11に並列に接続
され、前記トランジスタTR12のベースには第２
の基準電圧Vt2が加えられる。一方この状態で前
記トランジスタTR17はオンとなり、出力端子に
は電源電圧Vccが抵抗R20を通して出力される。
この出力変化の立上りは急峻である。この状態か
ら入力電圧Ｅが上昇して今度は前記第２の基準電
圧Vt2を超えたときに前記トランジスタTR11がオ
ンし、TR12がオフとなつて、トランジスタTR13
もオフとなり、抵抗R13は分圧器から分離され、
その結果前記分圧器は第１の基準電圧Vt1を発生
させる。そして、トランジスタTR17もオフとな
り出力電圧は無くなる。上記基準電圧の切替は、
前記トランジスタTR12のオン、オフと同時に行
なわれるから、切替時間の遅延はない。従つて、
従来のように、切替時間の遅延によつて制御ルー
プで発振を起こすことを防止することができると
いう効果がある。また、本実施例では、前述した
ように第２の基準電圧発生手段は前記トランジス
タ13によつて達成しているから、従来の構成のよ
うに、別のトランジスタを必要としない。すなわ
ち、トランジスタの数を減少させることができる
利点がある。
次に、本発明の別の実施例を第６図に示す。こ
の場合は、前記等価PNPNスイツチとして
PNPN接合素子（サイリスタ）を使用して、そ
のゲート端子を前記分圧器の分圧点に接続し、ア
ノード端子を前記トランジスタTR17のベースに
接続している。これにより、素子数が減小する利
点があり、さらにオン電圧を小さくすることがで
きる。また、前述の実施例より正確な基準電圧を
発生させることができる。
の場合は、前記等価PNPNスイツチとして
PNPN接合素子（サイリスタ）を使用して、そ
のゲート端子を前記分圧器の分圧点に接続し、ア
ノード端子を前記トランジスタTR17のベースに
接続している。これにより、素子数が減小する利
点があり、さらにオン電圧を小さくすることがで
きる。また、前述の実施例より正確な基準電圧を
発生させることができる。
次に、本発明のもう一つ別の実施例を第７図に
示す。この場合は、トランジスタTR21，TR22，
TR23および抵抗R21，R22，R23の構成は第５図の
トランジスタTR11，TR12，TR13および抵抗
R11，R12，R13の構成と同様であるが、前記トラ
ンジスタTR21のベースには、抵抗R24およびR25
を介してコンデンサC21に充電された電圧が入力
されている。前記抵抗R25はトランジスタTR24の
コレクタに接続され、上記トランジスタTR24の
ベースに入力電圧が入力されると、トランジスタ
TR24はオンとなり、前記コンデンサC21に充電さ
れていた電荷は抵抗R25およびトランジスタTR24
を通して放電される。すなわち、入力がハイにな
つてから一定時間t1後に前記トランジスタTR21
がオフとなり、従つてトランジスタTR22，TR23
をオンさせて第２の基準電圧に切替えることにな
る。そして、トランジスタTR27，TR25をオンさ
せて出力電圧をローにする。すなわち、入力電圧
がハイになつて一定時間後に出力電圧がローにさ
れる遅延動作を行うように構成されている。この
遅延時間内に入力電圧が０になると、上述の出力
電圧の変化は起らないから、例えば雑音等によつ
て誤動作しないように遅延特性を持たせることが
できる。入力電圧がハイからローに変化した場合
についても同様である。このような遅延特性は従
来の固定基準電圧のコンパレータによつても行な
わせることができるが、この場合は第８図の様に
構成される。基準電圧を変化させる手段を除いて
は第７図の構成と同様であるが、この場合の基準
電圧Vtは第９図ｂに示したように前記第１の基
準電圧Vt1と第２の基準電圧Vt2との中間の電圧
Vtとされる。従つて、前述の遅延時間t1と同じ遅
延時間で出力電圧をローにしようとすれば第９図
ｂに曲線ハで示した放電電圧特性としなければな
らない。すなわち、第９図ａの曲線イで示された
放電特性（第７図の実施例の放電特性）に比べて
時定数を大にしなければならない。換言すれば第
７図の実施例では、第８図の従来例に比して抵抗
R25およびコンデンサC21を小さくすることができ
るという利点がある。入力電圧がハイからローに
変化した場合に出力電圧がt2だけ遅れてハイとさ
れるような場合についても上記と同様に、抵抗
R24，R25およびコンデンサC21を小さくすること
ができる。
示す。この場合は、トランジスタTR21，TR22，
TR23および抵抗R21，R22，R23の構成は第５図の
トランジスタTR11，TR12，TR13および抵抗
R11，R12，R13の構成と同様であるが、前記トラ
ンジスタTR21のベースには、抵抗R24およびR25
を介してコンデンサC21に充電された電圧が入力
されている。前記抵抗R25はトランジスタTR24の
コレクタに接続され、上記トランジスタTR24の
ベースに入力電圧が入力されると、トランジスタ
TR24はオンとなり、前記コンデンサC21に充電さ
れていた電荷は抵抗R25およびトランジスタTR24
を通して放電される。すなわち、入力がハイにな
つてから一定時間t1後に前記トランジスタTR21
がオフとなり、従つてトランジスタTR22，TR23
をオンさせて第２の基準電圧に切替えることにな
る。そして、トランジスタTR27，TR25をオンさ
せて出力電圧をローにする。すなわち、入力電圧
がハイになつて一定時間後に出力電圧がローにさ
れる遅延動作を行うように構成されている。この
遅延時間内に入力電圧が０になると、上述の出力
電圧の変化は起らないから、例えば雑音等によつ
て誤動作しないように遅延特性を持たせることが
できる。入力電圧がハイからローに変化した場合
についても同様である。このような遅延特性は従
来の固定基準電圧のコンパレータによつても行な
わせることができるが、この場合は第８図の様に
構成される。基準電圧を変化させる手段を除いて
は第７図の構成と同様であるが、この場合の基準
電圧Vtは第９図ｂに示したように前記第１の基
準電圧Vt1と第２の基準電圧Vt2との中間の電圧
Vtとされる。従つて、前述の遅延時間t1と同じ遅
延時間で出力電圧をローにしようとすれば第９図
ｂに曲線ハで示した放電電圧特性としなければな
らない。すなわち、第９図ａの曲線イで示された
放電特性（第７図の実施例の放電特性）に比べて
時定数を大にしなければならない。換言すれば第
７図の実施例では、第８図の従来例に比して抵抗
R25およびコンデンサC21を小さくすることができ
るという利点がある。入力電圧がハイからローに
変化した場合に出力電圧がt2だけ遅れてハイとさ
れるような場合についても上記と同様に、抵抗
R24，R25およびコンデンサC21を小さくすること
ができる。
以上の説明により、本発明の基準電圧可変形コ
ンパレータは、基準電圧の切替と同時に出力電圧
を変化させるように構成されているから、制御ル
ープで発振を起こすことがないという効果があ
る。すなわち、安定した制御を行なわせることが
可能となる。また、該コンパレータは従来のもの
に比して、構成トランジスタ等が少なくてすむと
いう利点もある。
ンパレータは、基準電圧の切替と同時に出力電圧
を変化させるように構成されているから、制御ル
ープで発振を起こすことがないという効果があ
る。すなわち、安定した制御を行なわせることが
可能となる。また、該コンパレータは従来のもの
に比して、構成トランジスタ等が少なくてすむと
いう利点もある。
第１図はコンパレータの入力電圧と、基準電圧
とのヒステリス関係を示す図、第２図は従来の基
準電圧可変形コンパレータの一例を示す図、第３
図は基準電圧可変形コンパレータを制御系のルー
プ回路に使用した状態を示す図、第４図はコンパ
レータを過負荷電流防止回路に使用した状態を示
す図、第５図は本発明の一実施例を示す回路図、
第６図は本発明の別の実施例を示す回路図、第７
図は本発明のもう一つ別の実施例を示す回路図、
第８図は固定基準電圧コンパレータの一例を示す
回路図、第９図は遅延特性をもつたコンパレータ
の充放電特性および入出力電圧を示すタイムチヤ
ートである。 TR1〜TR9，TR11〜TR13，TR17，TR21〜
TR25，TR27，TR31〜TR32，TR34，TR35，
TR37……トランジスタ、Ｒ，R1〜R4，R8〜R10，
R11〜R13，R20，R21〜R26，R30〜R32，R34〜
R36，R40，RL……抵抗、C21，C31……コンデン
サ、Ｖ，Vcc……直流電源、Ｉ……定電流回路、
Ｅ……入力電圧、Vt1……第１の基準電圧、Vt2
……第２の基準電圧。
とのヒステリス関係を示す図、第２図は従来の基
準電圧可変形コンパレータの一例を示す図、第３
図は基準電圧可変形コンパレータを制御系のルー
プ回路に使用した状態を示す図、第４図はコンパ
レータを過負荷電流防止回路に使用した状態を示
す図、第５図は本発明の一実施例を示す回路図、
第６図は本発明の別の実施例を示す回路図、第７
図は本発明のもう一つ別の実施例を示す回路図、
第８図は固定基準電圧コンパレータの一例を示す
回路図、第９図は遅延特性をもつたコンパレータ
の充放電特性および入出力電圧を示すタイムチヤ
ートである。 TR1〜TR9，TR11〜TR13，TR17，TR21〜
TR25，TR27，TR31〜TR32，TR34，TR35，
TR37……トランジスタ、Ｒ，R1〜R4，R8〜R10，
R11〜R13，R20，R21〜R26，R30〜R32，R34〜
R36，R40，RL……抵抗、C21，C31……コンデン
サ、Ｖ，Vcc……直流電源、Ｉ……定電流回路、
Ｅ……入力電圧、Vt1……第１の基準電圧、Vt2
……第２の基準電圧。
Claims (1)
- 【特許請求の範囲】 １ ２つ以上の抵抗を電源電圧に対して直列に接
続し、それらの抵抗による分圧電圧を第１の基準
電圧として発生する分圧器と、 入力電圧を第１のスイツチのベースに、前記分
圧器の発生する基準電圧を第２のスイツチのベー
スにそれぞれ接続し、入力電圧が基準電圧より高
くなると第１のスイツチがオンし、第１のスイツ
チがオン状態になると第２のスイツチがオフさせ
られるよう構成した比較回路と、 前記第２のスイツチがオン状態のときに前記分
圧器を構成する抵抗の１つに別の抵抗を並列に接
続して前記分圧器の分圧比を変化させて第２の基
準電圧を発生させる手段とを備えて、 入力電圧の上昇時には前記第２の基準電圧を超
えたときに前記第１のスイツチがオンし、入力電
圧の下降時には前記第１の基準電圧より下つたと
きに前記第１のスイツチがオフするようにヒステ
リシス特性を持たせた基準電圧可変コンパレータ
において、 前記第２のスイツチと前記第２の基準電圧を発
生させる手段とを一対の相補なトランジスタのコ
レクタとベースとを相互に接続しあつた飽和動作
等価PNPNスイツチ回路で構成し、該飽和動作
等価PNPNスイツチ回路のアノードと電源との
間に抵抗を接続して、上記飽和動作等価PNPN
スイツチ回路がオン状態のときに前記抵抗を前記
分圧器に接続するように構成するとともに、 前記飽和動作等価PNPNスイツチ回路内の第
２の基準電圧を発生させる手段に相等するトラン
ジスタと並列に、出力段トランジスタを接続した
ことを特徴とする基準電圧可変形コンパレータ。 ２ 第２のスイツチと第２の基準電圧を発生させ
る手段とを構成する前記飽和動作等価PNPNス
イツチ回路を、PNPN接合素子としたことを特
徴とする特許請求の範囲第１項記載の基準電圧可
変形コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56007923A JPS57123719A (en) | 1981-01-23 | 1981-01-23 | Variable reference voltage type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56007923A JPS57123719A (en) | 1981-01-23 | 1981-01-23 | Variable reference voltage type comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123719A JPS57123719A (en) | 1982-08-02 |
| JPH0241208B2 true JPH0241208B2 (ja) | 1990-09-17 |
Family
ID=11679042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56007923A Granted JPS57123719A (en) | 1981-01-23 | 1981-01-23 | Variable reference voltage type comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123719A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053065U (ja) * | 1983-09-21 | 1985-04-13 | 株式会社東芝 | 電圧比較回路 |
| JPS616773U (ja) * | 1984-06-19 | 1986-01-16 | 株式会社東芝 | 電圧比較回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4852456A (ja) * | 1971-11-05 | 1973-07-23 | ||
| JPS535501B2 (ja) * | 1974-07-04 | 1978-02-28 | ||
| US3924202A (en) * | 1974-08-21 | 1975-12-02 | Rca Corp | Electronic oscillator |
| JPS5547732A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Oscillation circuit |
-
1981
- 1981-01-23 JP JP56007923A patent/JPS57123719A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123719A (en) | 1982-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4359649A (en) | Monolithically integrable squarewave pulse generator | |
| US5883504A (en) | Power supply unit | |
| US4638507A (en) | Audio amplifier switch-on control circuit | |
| US6525517B1 (en) | Power supply circuit with a soft starting circuit | |
| US5164611A (en) | Low noise communication bus driver | |
| EP0344510B1 (en) | A muting circuit for audio amplifiers | |
| CA1050126A (en) | Stable pulse width control for astable multivibrators and the like | |
| JPH0241208B2 (ja) | ||
| US4222095A (en) | Frequency to voltage converter | |
| US3967216A (en) | Pulse generator stabilized for change of ambient temperature and source voltage | |
| US4377790A (en) | Precision differential relaxation oscillator circuit | |
| US4339669A (en) | Current ramping controller circuit | |
| JPH01268454A (ja) | スイッチング電源用漸進的始動回路 | |
| US3144620A (en) | Transistorized negative resistance networks | |
| JPH0281090A (ja) | 電力回収回路 | |
| JP3144574B2 (ja) | ミューティング制御回路 | |
| US3943385A (en) | Time switch circuit having a switch-back time delay | |
| US3281715A (en) | Linear voltage controlled variable frequency multivibrator | |
| JPH10289024A (ja) | 定電圧回路 | |
| JP3509497B2 (ja) | 不感応コンパレータ回路 | |
| US4256981A (en) | Circuit arrangement for generating a pulse with a delayed edge | |
| JP3355197B2 (ja) | デジタル出力回路 | |
| JPH0736519B2 (ja) | 電流スイツチ回路 | |
| JP3469784B2 (ja) | 発振回路 | |
| KR0110705Y1 (ko) | 파형 발생 장치 |