JPH0241211B2 - - Google Patents
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- JPH0241211B2 JPH0241211B2 JP58243319A JP24331983A JPH0241211B2 JP H0241211 B2 JPH0241211 B2 JP H0241211B2 JP 58243319 A JP58243319 A JP 58243319A JP 24331983 A JP24331983 A JP 24331983A JP H0241211 B2 JPH0241211 B2 JP H0241211B2
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- Japan
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- transistor
- power supply
- circuit
- transistors
- input data
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は２つの２進数値データの一致検出回路
に関する。
に関する。
（従来技術）
第１図は従来の一致検出回路を示す論理回路図
で、比較すべき２つの入力データＡ（a1，a2，a3，
…，am）およびＢ（b1，b2，b3，…，bm）のビ
ツト数と同数ｍ個の排他的論理和回路１と１つの
ｍ入力否定論理和回路２とから成る。この従来回
路によれば、入力データＡおよびＢの比較すべき
１対のビツト、すなわちa1とb1，a2と、b2，a3と
b3，…，amとbmのビツト符号が何れも同一なら
ば、演算出力e1，e2，e3，…，emのそれぞれは
何れもロー・レベルＬを保持することとなるの
で、ｍ入力否定論理和回路２の演算出力Ｙがハ
イ・レベルＨであれば２つの入力データは相互に
一致またはロー・レベルＬを示す場合であれば相
互に不一致なものと判断することができる。しか
しながら、この回路では、比較すべき入力データ
のビツト数ｍと同数の排他的論理和回路１が必要
であり、また否定論理和回路２もｍ入力構成のも
のとなるので、回路構成にはきわめて多数のトラ
ンジスタ素子を必要とする。
で、比較すべき２つの入力データＡ（a1，a2，a3，
…，am）およびＢ（b1，b2，b3，…，bm）のビ
ツト数と同数ｍ個の排他的論理和回路１と１つの
ｍ入力否定論理和回路２とから成る。この従来回
路によれば、入力データＡおよびＢの比較すべき
１対のビツト、すなわちa1とb1，a2と、b2，a3と
b3，…，amとbmのビツト符号が何れも同一なら
ば、演算出力e1，e2，e3，…，emのそれぞれは
何れもロー・レベルＬを保持することとなるの
で、ｍ入力否定論理和回路２の演算出力Ｙがハ
イ・レベルＨであれば２つの入力データは相互に
一致またはロー・レベルＬを示す場合であれば相
互に不一致なものと判断することができる。しか
しながら、この回路では、比較すべき入力データ
のビツト数ｍと同数の排他的論理和回路１が必要
であり、また否定論理和回路２もｍ入力構成のも
のとなるので、回路構成にはきわめて多数のトラ
ンジスタ素子を必要とする。
第２図ａおよびｂは、上記従来回路で使用され
る排他的論理和回路およびｍ入力否定論理和回路
の一接続回路例図を示すもので、如何に多数のト
ランジスタ素子を必要とするかを明らかにしたも
のである。この図からも知れるように、排他的論
理和回路１には、電源電位VDDおよびVSS間に挿
入される２入力否定論理和回路部およびインバー
タ回路部を含め、１回路当りQ4〜Q10の計10個ｍ
回路で10m個のトランジスタ素子を必要とし、ま
たｍ入力否定論理和回路２には、同じく電源電位
VDDおよびVSS間に挿入されるＮチヤンネル側お
よびＰチヤンネル側それぞれ同数のQ11〜Q1mお
よびQ′11〜Q′1mを合した合計2m個のトランジス
タ素子が必要となる。従つて入力デーＡおよびＢ
が、仮りに10ビツト構成のものとすると、上記公
知回路は少なくとも120個のトランジスタ素子を
用いなければらず回路は構成されない。このよう
に多数の回路素子から構成される回路には、明ら
かに大きな欠点が存在し、好ましいものではな
い。すなわち、これが半導体装置として製造され
る際、その表面には多数の配線が複雑に錯綜する
ので歩溜りの低下を来たすのみでなく製品の信頼
性にも影響を与え、チツプ面積は増大し、更には
多大の消費電力を必要とする等種々の問題点があ
り、この傾向はビツト数の増大に伴つて著しい。
る排他的論理和回路およびｍ入力否定論理和回路
の一接続回路例図を示すもので、如何に多数のト
ランジスタ素子を必要とするかを明らかにしたも
のである。この図からも知れるように、排他的論
理和回路１には、電源電位VDDおよびVSS間に挿
入される２入力否定論理和回路部およびインバー
タ回路部を含め、１回路当りQ4〜Q10の計10個ｍ
回路で10m個のトランジスタ素子を必要とし、ま
たｍ入力否定論理和回路２には、同じく電源電位
VDDおよびVSS間に挿入されるＮチヤンネル側お
よびＰチヤンネル側それぞれ同数のQ11〜Q1mお
よびQ′11〜Q′1mを合した合計2m個のトランジス
タ素子が必要となる。従つて入力デーＡおよびＢ
が、仮りに10ビツト構成のものとすると、上記公
知回路は少なくとも120個のトランジスタ素子を
用いなければらず回路は構成されない。このよう
に多数の回路素子から構成される回路には、明ら
かに大きな欠点が存在し、好ましいものではな
い。すなわち、これが半導体装置として製造され
る際、その表面には多数の配線が複雑に錯綜する
ので歩溜りの低下を来たすのみでなく製品の信頼
性にも影響を与え、チツプ面積は増大し、更には
多大の消費電力を必要とする等種々の問題点があ
り、この傾向はビツト数の増大に伴つて著しい。
（発明の目的）
本発明の目的は、上記の情況に鑑み、少数のト
ランジスタ素子から成る簡単な回路構成を備えた
一致検出回路を提供することである。
ランジスタ素子から成る簡単な回路構成を備えた
一致検出回路を提供することである。
（発明の構成）
本発明の一致検出回路は、各ソースを第１の電
源供給端子に共通接続し各ゲートに第１の入力デ
ータの各ビツトをそれぞれ対応して入力しオン・
オフする一導電形の複数の第１のトランジスタ、
および各ソースを前記各第１のトランジスタのド
レインとそれぞれ対応して接続し各ドレインを互
いに共通接続し各ゲートに第２の入力データの各
ビツトをそれぞれ対応して入力しオン・オフする
一導電形の複数の第２のトランジスタを備えた第
１のトランジスタ配列部と、各ソースを第２の電
源供給端子に共通接続し各ゲートに前記第２の入
力データの各ビツトをそれぞれ対応して入力しオ
ン・オフする逆導電形の複数の第３のトランジス
タ、および各ソースを前記各第３のトランジスタ
のドレインとそれぞれ対応して接続し各ドレイン
を互いに共通接続し各ゲートに前記第１の入力デ
ータの各ビツトをそれぞれ対応して入力しオン・
オフする逆導電形の複数の第４のトランジスタを
備えた第２のトランジスタ配列部と、プリセツト
信号によりオン・オフし所定のタイミングで前記
第２のトランジスタのドレイン共通接続点を前記
第２の電源供給端子の電源電位にプリチヤージす
る第５のトランジスタ、および前記プリセツト信
号によりオン・オフし前記第５のトランジスタと
同一のタイミングで前記第４のトランジスタのド
レイン共通接続点を前記第１の電源供給端子の電
源電位にプリチヤージする第６のトランジスタを
備えたプリセツト回路と、前記第２のトランジス
タのドレイン共通接続点が前記第２の電源供給端
子の電源電位にありかつ前記第４のトランジスタ
のドレイン共通接続点が前記第１の電源供給端子
の電源電位にあるときのみ第１のレベルとなる信
号を出力する２入力検知回路とを有している。
源供給端子に共通接続し各ゲートに第１の入力デ
ータの各ビツトをそれぞれ対応して入力しオン・
オフする一導電形の複数の第１のトランジスタ、
および各ソースを前記各第１のトランジスタのド
レインとそれぞれ対応して接続し各ドレインを互
いに共通接続し各ゲートに第２の入力データの各
ビツトをそれぞれ対応して入力しオン・オフする
一導電形の複数の第２のトランジスタを備えた第
１のトランジスタ配列部と、各ソースを第２の電
源供給端子に共通接続し各ゲートに前記第２の入
力データの各ビツトをそれぞれ対応して入力しオ
ン・オフする逆導電形の複数の第３のトランジス
タ、および各ソースを前記各第３のトランジスタ
のドレインとそれぞれ対応して接続し各ドレイン
を互いに共通接続し各ゲートに前記第１の入力デ
ータの各ビツトをそれぞれ対応して入力しオン・
オフする逆導電形の複数の第４のトランジスタを
備えた第２のトランジスタ配列部と、プリセツト
信号によりオン・オフし所定のタイミングで前記
第２のトランジスタのドレイン共通接続点を前記
第２の電源供給端子の電源電位にプリチヤージす
る第５のトランジスタ、および前記プリセツト信
号によりオン・オフし前記第５のトランジスタと
同一のタイミングで前記第４のトランジスタのド
レイン共通接続点を前記第１の電源供給端子の電
源電位にプリチヤージする第６のトランジスタを
備えたプリセツト回路と、前記第２のトランジス
タのドレイン共通接続点が前記第２の電源供給端
子の電源電位にありかつ前記第４のトランジスタ
のドレイン共通接続点が前記第１の電源供給端子
の電源電位にあるときのみ第１のレベルとなる信
号を出力する２入力検知回路とを有している。
（発明の効果）
本発明によれば、従来の約半数のトランジスタ
素子から構成され、且つ同等以上の機能を備えた
一致検出回路を得ることができる。従つて回路構
成は著しく簡略化され、半導体装置として容易に
製造でき、信頼性が向上し、またチツプ面積が縮
小され、更に消費電力が節減し得るなど、従来回
路の欠点をことごとく解消することが可能であ
る。本発明のこれらの特長は、比較すべき入力デ
ータのビツト数が多くなるに従い益々顕著にその
効果は発揮される。
素子から構成され、且つ同等以上の機能を備えた
一致検出回路を得ることができる。従つて回路構
成は著しく簡略化され、半導体装置として容易に
製造でき、信頼性が向上し、またチツプ面積が縮
小され、更に消費電力が節減し得るなど、従来回
路の欠点をことごとく解消することが可能であ
る。本発明のこれらの特長は、比較すべき入力デ
ータのビツト数が多くなるに従い益々顕著にその
効果は発揮される。
（発明の実施例）
以下、図面を参照して本発明をより詳細に説明
する。
する。
第３図および第４図は、それぞれ本発明の一実
施例を示す接続回路図およびタイム・フローチヤ
ート図で、第１図および第２図と共通するものに
は同一符号が付されている。またＰチヤンネル形
トランジスタは丸で囲んで表示し、識別を容易と
した。本実施例の回路では、第１および第２のＰ
チヤンネル形電界効果トランジスタQ′a1および
Q′b1，Q′a2およびQ′b2，Q′a3およびQ′b3，…，
Q′amおよびQ′bmをそれぞれ直列に接続した回路
の複数個の配列から成り、第１のＰチヤンネル形
電界効果トランジスタQ′a1〜Q′amのソースを電
源電位VDDの第１の電源供給端子に、また第２の
Ｐチヤンネル形電界効果トランジスタQ′b1〜
Q′bmのドレインを第１のワイヤード結合線T1に
共通接続し、且つトランジスタ、Q′a1，Q′a2、
Q′a3，…Q′amの各ゲートが、入力データＡの各
ビツトa1，a2，a3…，amそれぞれの入力端子と
なり、トランジスタQ′b1，Q′b2，Q′b3，…，
Q′bmの各ゲートが、入力データＢの各ビツトb1，
b2，b3，…，bmそれぞれの入力端子となる第１
のトランジスタ配列部と、第３および第４のＮチ
ヤンネル形電界効果トランジスタQa1およびQb1，
Qa2およびQb2，Qa3およびQb3，…，Qamおよび
Qbmをそれぞれ直列に接続した回路の複数個の
配列から成り、第３のＮチヤンネル形電界効果ト
ランジスタQb1〜Qbmのソースを電源電位VSSの
第２の電源供給端子に、また第４のＮチヤンネル
形電界効果トランジスタQa1〜Qamのドレインを
第２のワイヤード結合線T2に共通接続し、且つ
トランジスタQa1，Qa2，Qa3，…，Qamの各ゲ
ートが入力データＡの各ビツトa1，a2，a3，…，
amそれぞれの入力端子となり、トランジスタ
Qb1，Qb2，Qb3，…，Qbmの各ゲートが、入力
データＢの各ビツトb1，b2，b3，…，bmそれぞ
れの入力端子となる第２のトランジスタ配列部
と、インバータ２０および否定論理和回路３０か
ら成る２入力検出回路と、プリセツト信号Ｐまた
はでそれぞれ導通し、第１のワイヤード結合線
T1を電源電位VSSに、また第２のワイヤード結合
線T2を電源電位VDDに、それぞれ周期的にプル・
ダウンまたはプル・アツプするＮチヤンネル形電
界効果、トランジスタQpおよびＰチヤンネル形
電界効果トランジスタQ′pから成るプリセツト回
路とを含む。ここでQ20，Q′20はそれぞれインバ
ータ２０を構成する電界効果トランジスタ、
Q30，Q31およびQ′30，Q′31はそれぞれ否定論理和
回路のＮチヤンネル側およびＰチヤンネル側を構
成する電界効果トランジスタである。
施例を示す接続回路図およびタイム・フローチヤ
ート図で、第１図および第２図と共通するものに
は同一符号が付されている。またＰチヤンネル形
トランジスタは丸で囲んで表示し、識別を容易と
した。本実施例の回路では、第１および第２のＰ
チヤンネル形電界効果トランジスタQ′a1および
Q′b1，Q′a2およびQ′b2，Q′a3およびQ′b3，…，
Q′amおよびQ′bmをそれぞれ直列に接続した回路
の複数個の配列から成り、第１のＰチヤンネル形
電界効果トランジスタQ′a1〜Q′amのソースを電
源電位VDDの第１の電源供給端子に、また第２の
Ｐチヤンネル形電界効果トランジスタQ′b1〜
Q′bmのドレインを第１のワイヤード結合線T1に
共通接続し、且つトランジスタ、Q′a1，Q′a2、
Q′a3，…Q′amの各ゲートが、入力データＡの各
ビツトa1，a2，a3…，amそれぞれの入力端子と
なり、トランジスタQ′b1，Q′b2，Q′b3，…，
Q′bmの各ゲートが、入力データＢの各ビツトb1，
b2，b3，…，bmそれぞれの入力端子となる第１
のトランジスタ配列部と、第３および第４のＮチ
ヤンネル形電界効果トランジスタQa1およびQb1，
Qa2およびQb2，Qa3およびQb3，…，Qamおよび
Qbmをそれぞれ直列に接続した回路の複数個の
配列から成り、第３のＮチヤンネル形電界効果ト
ランジスタQb1〜Qbmのソースを電源電位VSSの
第２の電源供給端子に、また第４のＮチヤンネル
形電界効果トランジスタQa1〜Qamのドレインを
第２のワイヤード結合線T2に共通接続し、且つ
トランジスタQa1，Qa2，Qa3，…，Qamの各ゲ
ートが入力データＡの各ビツトa1，a2，a3，…，
amそれぞれの入力端子となり、トランジスタ
Qb1，Qb2，Qb3，…，Qbmの各ゲートが、入力
データＢの各ビツトb1，b2，b3，…，bmそれぞ
れの入力端子となる第２のトランジスタ配列部
と、インバータ２０および否定論理和回路３０か
ら成る２入力検出回路と、プリセツト信号Ｐまた
はでそれぞれ導通し、第１のワイヤード結合線
T1を電源電位VSSに、また第２のワイヤード結合
線T2を電源電位VDDに、それぞれ周期的にプル・
ダウンまたはプル・アツプするＮチヤンネル形電
界効果、トランジスタQpおよびＰチヤンネル形
電界効果トランジスタQ′pから成るプリセツト回
路とを含む。ここでQ20，Q′20はそれぞれインバ
ータ２０を構成する電界効果トランジスタ、
Q30，Q31およびQ′30，Q′31はそれぞれ否定論理和
回路のＮチヤンネル側およびＰチヤンネル側を構
成する電界効果トランジスタである。
まず２つのプリセツト信号ｐおよびによつ
て、第１のワイヤード結合線T1には電源電位VSS
が、また第２のワイヤード結合線T2には電源電
位VDDがそれぞれ与えられ、他方２つのトランジ
スタ配列の各ゲートには、プリセツト信号に連動
する外部回路（図示しない）からは、互いに否定
する２つのデータ信号が入力される。この初期状
態ではトランジスタ配列部のトランジスタは何れ
も非導通の状態にある。従つて、インバータ２０
および否定論理和回路３０は、それぞれ第１およ
び第２のワイヤード結合線T1およびT2の電位で
制御され、トランジスタQ′30およびQ′31を介し演
算出力Ｙには電源電位VDDが現われる。すなわ
ち、ハイ・レベルＨが検出される。この初期状態
における入力データ信号および演算出力Ｙの関係
は第４図の２点鎖線Y0で表わされており、また
トランジスタ配列部の１ビツト当りの比較回路
は、第３図の点線で囲んだ領域10で表わされる。
て、第１のワイヤード結合線T1には電源電位VSS
が、また第２のワイヤード結合線T2には電源電
位VDDがそれぞれ与えられ、他方２つのトランジ
スタ配列の各ゲートには、プリセツト信号に連動
する外部回路（図示しない）からは、互いに否定
する２つのデータ信号が入力される。この初期状
態ではトランジスタ配列部のトランジスタは何れ
も非導通の状態にある。従つて、インバータ２０
および否定論理和回路３０は、それぞれ第１およ
び第２のワイヤード結合線T1およびT2の電位で
制御され、トランジスタQ′30およびQ′31を介し演
算出力Ｙには電源電位VDDが現われる。すなわ
ち、ハイ・レベルＨが検出される。この初期状態
における入力データ信号および演算出力Ｙの関係
は第４図の２点鎖線Y0で表わされており、また
トランジスタ配列部の１ビツト当りの比較回路
は、第３図の点線で囲んだ領域10で表わされる。
ついでプリセツト信号ｐおよびがそれぞれ反
転し、比較すべき入力データＡ（a1，a2，a3，…，
am）およびＢ（b1，b2，b3，…，bm）がそれぞ
れ入力される。このとき２つのワイヤード結合線
T1およびT2に対する各電源電位の供給は解除さ
れ、他方トランジスタ配列部に形成される閉回路
を介して、電源電位のVDDまたはVSSが、これら
のワイヤード結合線T1およびT2に供給されるよ
うになる。すなわち入力データＡのビツト配例
a1，a2，a3，…，amが（110…１）Ｂのビツト配
列b1，b2，b3，…，bmが（000…０）である場合
には、トランジスタQ′a3および、Q′b3の直列回路
が導通し、その閉回路を含むトランジスタ配列部
のワイヤード結合線T1には電源電位VDDが供給さ
れ、また（111…１）、（000…１）である場合に
は、トランジスタQamおよびQbmの直列回路が
導通し、その閉回路を含むトランジスタ配列部の
ワイヤード結合線T2には電源電位VSSが供給され
る。このとき、閉回路を含まないトランジスタ配
列部のワイヤード結合線は、トランジスタのゲー
ト容量を含む線路容量によつて、何れも初期状態
の電位に保たれる。従つて前者の場合には、ワイ
ヤード結合線T1の電源電位VDDによつてトランジ
スタQ31が導通、Q′30が非導通となるので、演算
出力Ｙには電源電位VSS、すなわちロー・レベル
Ｌが検出される。また後者の場であれば、ワイヤ
ード結合線T2の電位VSSはインバータ２０でVDD
に反転され、、トランジスタQ30を導通Q′31を非導
通とするので、演算出力Ｙには同じく電源電位
VSS、すなわちロー・レベルＬが検出される。こ
れらの信号関係は第４図における２点鎖線Y1お
よびY2を参照すれば、より一層理解し得るであ
ろう。つぎの２点鎖線Y3は２つの入力信号Ａお
よびＢが互いに否定する関係にある場合を示すも
のである。このときトランジスタ配列部には何れ
も閉回路が形成されないので、インバータ２０お
よび否定論理回路３０の各トランジスタは、容量
保持されたワイヤード結合線T1およびT2の各電
源電位で制御され、初期状態設定の場合と同じ
く、演算出力Ｙにはハイ・レベルＨが検出され
る。
転し、比較すべき入力データＡ（a1，a2，a3，…，
am）およびＢ（b1，b2，b3，…，bm）がそれぞ
れ入力される。このとき２つのワイヤード結合線
T1およびT2に対する各電源電位の供給は解除さ
れ、他方トランジスタ配列部に形成される閉回路
を介して、電源電位のVDDまたはVSSが、これら
のワイヤード結合線T1およびT2に供給されるよ
うになる。すなわち入力データＡのビツト配例
a1，a2，a3，…，amが（110…１）Ｂのビツト配
列b1，b2，b3，…，bmが（000…０）である場合
には、トランジスタQ′a3および、Q′b3の直列回路
が導通し、その閉回路を含むトランジスタ配列部
のワイヤード結合線T1には電源電位VDDが供給さ
れ、また（111…１）、（000…１）である場合に
は、トランジスタQamおよびQbmの直列回路が
導通し、その閉回路を含むトランジスタ配列部の
ワイヤード結合線T2には電源電位VSSが供給され
る。このとき、閉回路を含まないトランジスタ配
列部のワイヤード結合線は、トランジスタのゲー
ト容量を含む線路容量によつて、何れも初期状態
の電位に保たれる。従つて前者の場合には、ワイ
ヤード結合線T1の電源電位VDDによつてトランジ
スタQ31が導通、Q′30が非導通となるので、演算
出力Ｙには電源電位VSS、すなわちロー・レベル
Ｌが検出される。また後者の場であれば、ワイヤ
ード結合線T2の電位VSSはインバータ２０でVDD
に反転され、、トランジスタQ30を導通Q′31を非導
通とするので、演算出力Ｙには同じく電源電位
VSS、すなわちロー・レベルＬが検出される。こ
れらの信号関係は第４図における２点鎖線Y1お
よびY2を参照すれば、より一層理解し得るであ
ろう。つぎの２点鎖線Y3は２つの入力信号Ａお
よびＢが互いに否定する関係にある場合を示すも
のである。このときトランジスタ配列部には何れ
も閉回路が形成されないので、インバータ２０お
よび否定論理回路３０の各トランジスタは、容量
保持されたワイヤード結合線T1およびT2の各電
源電位で制御され、初期状態設定の場合と同じ
く、演算出力Ｙにはハイ・レベルＨが検出され
る。
以上の説明から明らかな通り、本実施例回路
は、２つの入力データＡおよびＢのいずれかのビ
ツトが一致しているときはロー・レベルＬが検出
され、互いに否定関係にあるときはハイ・レベル
Ｈが検出される。従つて、比較すべきデータＡお
よびＢの何れか一方の否定データを入力せしめれ
ば、演算出力Ｙにハイ・レベルＨが検出された場
合は一致データ、ロー・レベルＬが検出された場
合は不一致データと判断することが可能である。
は、２つの入力データＡおよびＢのいずれかのビ
ツトが一致しているときはロー・レベルＬが検出
され、互いに否定関係にあるときはハイ・レベル
Ｈが検出される。従つて、比較すべきデータＡお
よびＢの何れか一方の否定データを入力せしめれ
ば、演算出力Ｙにハイ・レベルＨが検出された場
合は一致データ、ロー・レベルＬが検出された場
合は不一致データと判断することが可能である。
上記の実施例回路では、インバータ２０と否定
論理回路３０で２入力検出回路を構成したが、こ
の他インバータと否定論理積回路の組合せでもよ
いことは明らかである。この場合には、インバー
タ２０は第１のワイヤード結合線T1側に挿入さ
れる。
論理回路３０で２入力検出回路を構成したが、こ
の他インバータと否定論理積回路の組合せでもよ
いことは明らかである。この場合には、インバー
タ２０は第１のワイヤード結合線T1側に挿入さ
れる。
以上詳細に説明したように、本発明一致検出回
路は、ビツト比較出力をワイヤード結合すること
によつて検出回路も２入力構成となし得るので必
要とするトランジスタ数は１ビツト当り４個と検
知回路の６個とプリセツト回路の２個の合計
（4m＋８）個にまで減少せしめることができる。
すなわち、10ビツト構成であれば、僅か48個で回
路構成できることとなり、従来回路の欠点を一挙
に解決し得るものである。
路は、ビツト比較出力をワイヤード結合すること
によつて検出回路も２入力構成となし得るので必
要とするトランジスタ数は１ビツト当り４個と検
知回路の６個とプリセツト回路の２個の合計
（4m＋８）個にまで減少せしめることができる。
すなわち、10ビツト構成であれば、僅か48個で回
路構成できることとなり、従来回路の欠点を一挙
に解決し得るものである。
第１図は従来の一致検出回路を示す論理回路
図、第２図ａおよびｂは、上記公知回路で使用さ
れる排他的論理回路およびｍ入力否定論理和回路
の一接続回路例図、第３図および第４図は、それ
ぞれ本発明の一実施例を示す接続回路図およびタ
イムフローチヤート図である。 Ａ（a1，a2，a3，…，am），Ｂ（b1，b2，b3，
…，bm）……入力データビツト、Q′a1，Q′a2，
Q′a3，Q′am，Q′b1，Q′b2，Q′b3，Q′bm，Q′p，
Q′20，Q′30，Q′31……Ｐチヤンネル形電界効果ト
ランジスタ、Qa1，Qa2，Qa3，Qam，Qb1，
Qb2，Qb3，Qbm，Qp，Q20，Q30，Q31……Ｎチ
ヤンネル電界効果トランジスタ、Ｐ，……プリ
セツト信号、VDD，VSS……電源電位、Ｙ……演
算出力（検出出力）、T1，T2……ワイヤード結合
線、１０……１ビツト当りの比較回路、２０……
インバータ、３０……否定論理和回路。
図、第２図ａおよびｂは、上記公知回路で使用さ
れる排他的論理回路およびｍ入力否定論理和回路
の一接続回路例図、第３図および第４図は、それ
ぞれ本発明の一実施例を示す接続回路図およびタ
イムフローチヤート図である。 Ａ（a1，a2，a3，…，am），Ｂ（b1，b2，b3，
…，bm）……入力データビツト、Q′a1，Q′a2，
Q′a3，Q′am，Q′b1，Q′b2，Q′b3，Q′bm，Q′p，
Q′20，Q′30，Q′31……Ｐチヤンネル形電界効果ト
ランジスタ、Qa1，Qa2，Qa3，Qam，Qb1，
Qb2，Qb3，Qbm，Qp，Q20，Q30，Q31……Ｎチ
ヤンネル電界効果トランジスタ、Ｐ，……プリ
セツト信号、VDD，VSS……電源電位、Ｙ……演
算出力（検出出力）、T1，T2……ワイヤード結合
線、１０……１ビツト当りの比較回路、２０……
インバータ、３０……否定論理和回路。
Claims (1)
- １ 各ソースを第１の電源供給端子に共通接続し
各ゲートに第１の入力データの各ビツトをそれぞ
れ対応して入力しオン・オフする一導電形の複数
の第１のトランジスタ、および各ソースを前記各
第１のトランジスタのドレインとそれぞれ対応し
て接続し各ドレインを互いに共通接続し各ゲート
に第２の入力データの各ビツトをそれぞれ対応し
て入力しオン・オフする一導電形の複数の第２の
トランジスタを備えた第１のトランジスタ配列部
と、各ソースを第２の電源供給端子に共通接続し
各ゲートに前記第２の入力データの各ビツトをそ
れぞれ対応して入力しオン・オフする逆導電形の
複数の第３のトランジスタ、および各ソースを前
記各第３のトランジスタのドレインとそれぞれ対
応して接続し各ドレインを互いに共通接続し各ゲ
ートに前記第１の入力データの各ビツトをそれぞ
れ対応して入力しオン・オフする逆導電形の複数
の第４のトランジスタを備えた第２のトランジス
タ配列部と、プリセツト信号によりオン・オフし
所定のタイミングで前記第２のトランジスタのド
レイン共通接続点を前記第２の電源供給端子の電
源電位にプリチヤージする第５のトランジスタ、
および前記プリセツト信号によりオン・オフし前
記第５のトランジスタと同一のタイミングで前記
第４のトランジスタのドレイン共通接続点を前記
第１の電源供給端子の電源電位にプリチヤージす
る第６のトランジスタを備えたプリセツト回路
と、前記第２のトランジスタのドレイン共通接続
点が前記第２の電源供給端子の電源電位にありか
つ前記第４のトランジスタのドレイン共通接続点
が前記第１の電源供給端子の電源電位にあるとき
のみ第１のレベルとなる信号を出力する２入力検
知回路とを有することを特徴とする一致検出回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243319A JPS60134627A (ja) | 1983-12-23 | 1983-12-23 | 一致検出回路 |
| US06/685,149 US4694274A (en) | 1983-12-23 | 1984-12-21 | Data comparison circuit constructed with smaller number of transistors |
| EP84116287A EP0147842B1 (en) | 1983-12-23 | 1984-12-24 | Data comparison circuit constructed with smaller number of transistors |
| DE8484116287T DE3484534D1 (de) | 1983-12-23 | 1984-12-24 | Vergleichsschaltung mit wenig transistoren. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243319A JPS60134627A (ja) | 1983-12-23 | 1983-12-23 | 一致検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134627A JPS60134627A (ja) | 1985-07-17 |
| JPH0241211B2 true JPH0241211B2 (ja) | 1990-09-17 |
Family
ID=17102060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243319A Granted JPS60134627A (ja) | 1983-12-23 | 1983-12-23 | 一致検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4694274A (ja) |
| EP (1) | EP0147842B1 (ja) |
| JP (1) | JPS60134627A (ja) |
| DE (1) | DE3484534D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0238677B1 (de) * | 1986-03-22 | 1991-01-23 | Deutsche ITT Industries GmbH | Schaltungsanordnung zur Koinzidenzüberprüfung eines Datenworts mit einem Referenzdatenwort |
| DE3705686C2 (de) * | 1987-02-23 | 1995-11-30 | Boehringer Mannheim Gmbh | Verfahren zur Bestimmung von Antikörpern |
| US4797650A (en) * | 1987-06-25 | 1989-01-10 | Delco Electronics Corporation | CMOS binary equals comparator with carry in and out |
| US4755696A (en) * | 1987-06-25 | 1988-07-05 | Delco Electronics Corporation | CMOS binary threshold comparator |
| US4841279A (en) * | 1987-10-30 | 1989-06-20 | Advanced Micro Devices, Inc. | CMOS RAM data compare circuit |
| JPH0797308B2 (ja) * | 1987-11-04 | 1995-10-18 | 三菱電機株式会社 | 比較回路 |
| KR910008519B1 (ko) * | 1987-12-28 | 1991-10-18 | 가부시키가이샤 도시바 | 일치판정회로 |
| JP3071435B2 (ja) * | 1989-03-02 | 2000-07-31 | 沖電気工業株式会社 | 多ビット一致回路 |
| US5285419A (en) * | 1991-12-17 | 1994-02-08 | Sgs-Thomson Microelectronics, Inc. | Read/write memory with improved test mode data compare |
| JP2559017B2 (ja) * | 1993-12-08 | 1996-11-27 | 松下電器産業株式会社 | カセットテープレコーダ |
| US5610573A (en) * | 1995-09-13 | 1997-03-11 | Lsi Logic Corporation | Method and apparatus for detecting assertion of multiple signals |
| US5881076A (en) * | 1996-07-17 | 1999-03-09 | Intel Corporation | Comparator utilizing redundancy |
| DE19645055C2 (de) * | 1996-10-31 | 1999-01-07 | Sgs Thomson Microelectronics | Elektrische Schaltungsanordnung zur seriellen Auswertung einer bit-Folge |
| US6253350B1 (en) * | 1998-07-09 | 2001-06-26 | International Business Machines Corporation | Method and system for detecting errors within complementary logic circuits |
| US6502220B1 (en) * | 1999-03-15 | 2002-12-31 | International Businesss Machines Corporation | Complementary logic error detection and correction |
| US6507929B1 (en) * | 1999-03-15 | 2003-01-14 | International Business Machines Corporation | System and method for diagnosing and repairing errors in complementary logic |
| US6930516B2 (en) * | 2001-05-30 | 2005-08-16 | Agere Systems Inc. | Comparator circuits having non-complementary input structures |
| US6828898B2 (en) * | 2003-04-03 | 2004-12-07 | Cts Corporation | Fuel tank resistor card having improved corrosion resistance |
| CN107301834B (zh) * | 2017-08-25 | 2020-11-03 | 京东方科技集团股份有限公司 | 一种逻辑单元电路和像素驱动电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1188535A (en) * | 1966-08-25 | 1970-04-15 | Plessey Co Ltd | Improvements in or relating to Signal Correlators |
| US3604944A (en) * | 1970-04-09 | 1971-09-14 | Hughes Aircraft Co | Mosfet comparator circuit |
| US4031511A (en) * | 1976-04-27 | 1977-06-21 | Westinghouse Electric Corporation | CMOS comparator |
| JPS5333026A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Coincidence detection circuit |
| JPH105140A (ja) * | 1996-06-26 | 1998-01-13 | Toto Ltd | 洗面カウンター |
-
1983
- 1983-12-23 JP JP58243319A patent/JPS60134627A/ja active Granted
-
1984
- 1984-12-21 US US06/685,149 patent/US4694274A/en not_active Expired - Lifetime
- 1984-12-24 EP EP84116287A patent/EP0147842B1/en not_active Expired
- 1984-12-24 DE DE8484116287T patent/DE3484534D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4694274A (en) | 1987-09-15 |
| EP0147842A3 (en) | 1988-03-16 |
| EP0147842A2 (en) | 1985-07-10 |
| JPS60134627A (ja) | 1985-07-17 |
| EP0147842B1 (en) | 1991-05-02 |
| DE3484534D1 (de) | 1991-06-06 |
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