JPH0241258B2 - - Google Patents
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- Publication number
- JPH0241258B2 JPH0241258B2 JP26646685A JP26646685A JPH0241258B2 JP H0241258 B2 JPH0241258 B2 JP H0241258B2 JP 26646685 A JP26646685 A JP 26646685A JP 26646685 A JP26646685 A JP 26646685A JP H0241258 B2 JPH0241258 B2 JP H0241258B2
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- Japan
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- current
- mos
- fet
- resistor
- circuit
- Prior art date
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Description
【発明の詳細な説明】
〔概要〕
過渡電流抑制回路であつて、電源接続端子と負
端子との間にMOS−FETのソース−ドレインを
直列に操入し、そのゲート−ソース間の電圧を制
御して、電源投入時に負荷回路に突入する一時的
に過大な過渡電流を制御する。
端子との間にMOS−FETのソース−ドレインを
直列に操入し、そのゲート−ソース間の電圧を制
御して、電源投入時に負荷回路に突入する一時的
に過大な過渡電流を制御する。
本発明は電源投入時の過大電流を抑制する過渡
電流抑制回路に関するものである。
電流抑制回路に関するものである。
一般に電子回路には、ノイズ防止、電圧の安定
のためのコンデンサが多数使用され、個々のコン
デンサの容量は小さいが電子回路の電源接続端子
側からみると、等価的にはかなりの容量のコンデ
ンサが接続されていることになる。
のためのコンデンサが多数使用され、個々のコン
デンサの容量は小さいが電子回路の電源接続端子
側からみると、等価的にはかなりの容量のコンデ
ンサが接続されていることになる。
従つて、電源を投入した瞬間にはこのコンデン
サを充電するために、電子回路動作時の定常電流
の数倍の電流が流入する。
サを充電するために、電子回路動作時の定常電流
の数倍の電流が流入する。
その結果、電源電圧低下、あるいはノイズ発生
等によつて、その電源を共有する電子回路が誤動
作する原因になる。
等によつて、その電源を共有する電子回路が誤動
作する原因になる。
第５図は過渡電流説明図で、従来の電子回路の
等価回路と電源の接続を示し、第６図はその時間
−負荷電流特性図である。
等価回路と電源の接続を示し、第６図はその時間
−負荷電流特性図である。
電子回路は等価的にみて、通常等価コンデンサ
１と等価抵抗２で構成される。
１と等価抵抗２で構成される。
電源３の電圧をＥ、接続線等の等価回路抵抗４
の抵抗値をｒとすると、スイツチ５をオンにした
瞬間には過渡電流I0は、 I0＝Ｅ／ｒ となり、等価回路抵抗ｒが通常は非常に小さいの
で、過渡電流I0は大電流になる。
の抵抗値をｒとすると、スイツチ５をオンにした
瞬間には過渡電流I0は、 I0＝Ｅ／ｒ となり、等価回路抵抗ｒが通常は非常に小さいの
で、過渡電流I0は大電流になる。
上記した過渡電流I0は瞬間に立ち上がるパルス
電流となるために、その高周波成分によるノイズ
によつて、微弱信号によつて動作する電子回路の
論理回路に影響を及ぼし、あるいは電源の内部抵
抗によつて生ずる一時的な電圧低下によつて、回
路部品の誤動作の原因となる。
電流となるために、その高周波成分によるノイズ
によつて、微弱信号によつて動作する電子回路の
論理回路に影響を及ぼし、あるいは電源の内部抵
抗によつて生ずる一時的な電圧低下によつて、回
路部品の誤動作の原因となる。
しかし、電源投入時の突入電流を抑制するため
に、コンデンサの等価的容量を減らすとノイズ防
止に支障をきたし、等価回路抵抗ｒを増やすと電
力損失が増加することになる。
に、コンデンサの等価的容量を減らすとノイズ防
止に支障をきたし、等価回路抵抗ｒを増やすと電
力損失が増加することになる。
本発明はこのような点に鑑みて創作されたもの
であつて、MOS−FETによつて電源投入時の過
大電流を防止する過渡電流抑制回路を提供するこ
とを目的としている。
であつて、MOS−FETによつて電源投入時の過
大電流を防止する過渡電流抑制回路を提供するこ
とを目的としている。
第１図の本発明の過渡電流抑制回路の実施例の
回路図に示すように、電源接続端子の正端子１
１、負端子１２、負荷接続端子の正端子１３、負
端子１４をもち、MOS−FET９のドレイン−ソ
ースが負荷接続端子の負端子１４と電源接続端子
の負端子１２と間に挿入され、そのMOS−FET
９のゲート端子１１，１２間に接続された抵抗
６、コンデンサ７、抵抗８の直列回路の抵抗６と
コンデンサ７の接続点に接続された回路で構成さ
れている。
回路図に示すように、電源接続端子の正端子１
１、負端子１２、負荷接続端子の正端子１３、負
端子１４をもち、MOS−FET９のドレイン−ソ
ースが負荷接続端子の負端子１４と電源接続端子
の負端子１２と間に挿入され、そのMOS−FET
９のゲート端子１１，１２間に接続された抵抗
６、コンデンサ７、抵抗８の直列回路の抵抗６と
コンデンサ７の接続点に接続された回路で構成さ
れている。
スイツチ５が投入された瞬間では、MOS−
FET９のゲート−ソース電圧（以下、ゲート電
圧と称する）VGSは低く、ドレイン−ソース間は
遮断状態である。
FET９のゲート−ソース電圧（以下、ゲート電
圧と称する）VGSは低く、ドレイン−ソース間は
遮断状態である。
コンデンサ７が充電されるにつれて、ゲート電
圧VGSは次第に上昇し、それにつれてドレインソ
ース間の電流（以下、ドレイン電流と称する）ID
が次第に大きくなる。
圧VGSは次第に上昇し、それにつれてドレインソ
ース間の電流（以下、ドレイン電流と称する）ID
が次第に大きくなる。
一方、MOS−FETのドレイン電流はゲート電
圧に支配されるので、負荷の電子回路を充電する
過渡電流は、ドレイン電流に制限されて急激に増
加しない。
圧に支配されるので、負荷の電子回路を充電する
過渡電流は、ドレイン電流に制限されて急激に増
加しない。
そして、コンデンサ７が充電された後、ゲート
電圧VGSはMOS−FET９のドレイン電流ID、即
ち、負荷電流Ｉを流すに十分の電圧になるよう設
定される。
電圧VGSはMOS−FET９のドレイン電流ID、即
ち、負荷電流Ｉを流すに十分の電圧になるよう設
定される。
以下、図面を参照して更に詳細に説明する。
第１図は本発明の過渡電流抑制回路の実施例の
回路図を示す。
回路図を示す。
第３図は、MOS−FET９のゲート電圧VGSと
ドレイン電流IDの特性曲線で、不感帯の電圧VOFF
を経てドレイン電流IDが流れ始める。
ドレイン電流IDの特性曲線で、不感帯の電圧VOFF
を経てドレイン電流IDが流れ始める。
スイツチ５がオンした時のゲート電圧VGOは
VGO＝Ｅ・R2／（R1＋R2）
（R1、R2は抵抗６，８の抵抗値）VGO＝VOFFとな
るように部品定数を設定すると、ドレイン電流
ID、即ち負荷電流Ｉが遅延することなく流れ始
め、ゲート電圧VGSは第４図の時間−VGS特性曲
線に従つて、VOFFから時定数C1（R1＋R2）で上昇
する（C1はコンデンサ７の容量）。
るように部品定数を設定すると、ドレイン電流
ID、即ち負荷電流Ｉが遅延することなく流れ始
め、ゲート電圧VGSは第４図の時間−VGS特性曲
線に従つて、VOFFから時定数C1（R1＋R2）で上昇
する（C1はコンデンサ７の容量）。
従つて、第２図に示すように、負荷電流Ｉ、即
ちMOS−FET９のドレイン電流IDは、電子回路
の等価コンデンサを充電する電流をパルス状にす
ることはなく、過渡電流が抑制される。
ちMOS−FET９のドレイン電流IDは、電子回路
の等価コンデンサを充電する電流をパルス状にす
ることはなく、過渡電流が抑制される。
なお、第１図のダイオード６１，８１はコンデ
ンサ７の放電回路を形成するものである。
ンサ７の放電回路を形成するものである。
因に負荷供給電力12V1Aの過渡電流抑制回路
の１例は、R1＝1MΩ、R2＝240KΩ、C1＝1μF、
MOS−FET＝2FS428で構成する。
の１例は、R1＝1MΩ、R2＝240KΩ、C1＝1μF、
MOS−FET＝2FS428で構成する。
また、本発明の制御用トランジスタはMOS−
FETのみならず、コレクタ電流がゲート電圧で
制御できるトランジスタに置換することが可能で
ある。
FETのみならず、コレクタ電流がゲート電圧で
制御できるトランジスタに置換することが可能で
ある。
以上述べてきたように、本発明によれば、簡単
な回路で効果的に過渡電流を抑制でき、電力損失
が殆どなく、実用的には極めて有用である。
な回路で効果的に過渡電流を抑制でき、電力損失
が殆どなく、実用的には極めて有用である。
第１図は本発明の過渡電流抑制回路の一実施例
の回路図、第２図は実施例の時間−負荷電流特性
図、第３図はMOS−FETのVGS−ID特性図、第４
図は実施例の時間−VGS特性図、第５図は過渡電
流発生説明図、第６図は第５図の時間−負荷電流
特性図である。 図において、６は抵抗（R1）、７はコンデンサ
（C1）、８は抵抗（R2）、９はMOS−FET、１１，
１２は電源接続端子、１３，１４は負荷接続端子
である。
の回路図、第２図は実施例の時間−負荷電流特性
図、第３図はMOS−FETのVGS−ID特性図、第４
図は実施例の時間−VGS特性図、第５図は過渡電
流発生説明図、第６図は第５図の時間−負荷電流
特性図である。 図において、６は抵抗（R1）、７はコンデンサ
（C1）、８は抵抗（R2）、９はMOS−FET、１１，
１２は電源接続端子、１３，１４は負荷接続端子
である。
Claims (1)
- 【特許請求の範囲】 １ 電源接続端子１１，１２間に第１の抵抗６と
コンデンサ７と第２の抵抗８とからなる直列回路
を、該第１の抵抗６の一端が該電源入力端子の正
端子１１につながるよう接続し、 該第１の抵抗６と該コンデンサ７の接続点に
MOS−FET９のゲートを接続し、 該MOS−FET９のソースに前記電源接続端子
の負端子１２を接続し、 該MOS−FET９のドレインに負荷接続端子の
負端子１４を接続し、 前記電源接続端子と前記負荷接続端子のそれぞ
れの正端子１１，１３を接続してなる過渡電流抑
制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26646685A JPS62126508A (ja) | 1985-11-26 | 1985-11-26 | 過渡電流抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26646685A JPS62126508A (ja) | 1985-11-26 | 1985-11-26 | 過渡電流抑制回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126508A JPS62126508A (ja) | 1987-06-08 |
| JPH0241258B2 true JPH0241258B2 (ja) | 1990-09-17 |
Family
ID=17431317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26646685A Granted JPS62126508A (ja) | 1985-11-26 | 1985-11-26 | 過渡電流抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126508A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0625633B1 (en) * | 1992-12-03 | 2000-03-15 | Toyota Jidosha Kabushiki Kaisha | Exhaust gas cleaning apparatus for internal combustion engines |
| JP2013116001A (ja) * | 2011-11-30 | 2013-06-10 | Mitsubishi Electric Corp | 電源回路 |
-
1985
- 1985-11-26 JP JP26646685A patent/JPS62126508A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62126508A (ja) | 1987-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |