JPH0441632Y2 - - Google Patents
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- Publication number
- JPH0441632Y2 JPH0441632Y2 JP19533585U JP19533585U JPH0441632Y2 JP H0441632 Y2 JPH0441632 Y2 JP H0441632Y2 JP 19533585 U JP19533585 U JP 19533585U JP 19533585 U JP19533585 U JP 19533585U JP H0441632 Y2 JPH0441632 Y2 JP H0441632Y2
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- JP
- Japan
- Prior art keywords
- mos
- circuit
- switch circuit
- mos fets
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案は、２個のMOS FET（Metal Oxide
Semiconductor）を直列に接続して構成したスイ
ツチ回路の特性改善に関するものである。
Semiconductor）を直列に接続して構成したスイ
ツチ回路の特性改善に関するものである。
［従来の技術］
従来、この種のスイツチ回路として、例えば、
第７図に示すものがあつた。
第７図に示すものがあつた。
図で、Ｑ１及びＱ２はMOS FETであり、こ
れらはソースとソースが接続されている。また、
Ｑ１のドレインには入力が与えられ、Ｑ２のドレ
インからは出力が取出される。
れらはソースとソースが接続されている。また、
Ｑ１のドレインには入力が与えられ、Ｑ２のドレ
インからは出力が取出される。
１は第１の端子であり、MOS FETQ１とＱ２
のゲートが接続されている。
のゲートが接続されている。
２は第２の端子であり、MOS FETQ１とＱ２
のソースが接続されている。
のソースが接続されている。
これら第１及び第２の端子１及び２の間に与え
られる制御電圧VCによりMOS FETQ１，Ｑ２
はオン・オフする。
られる制御電圧VCによりMOS FETQ１，Ｑ２
はオン・オフする。
R1はシヤント抵抗であり、第１及び第２の端
子１及び２に両端が接続されている。シヤント抵
抗R1は、１と２の端子間が高インピーダンスに
なつたときにMOS FETQ１とＱ２をオフ状態に
するために設けられている。
子１及び２に両端が接続されている。シヤント抵
抗R1は、１と２の端子間が高インピーダンスに
なつたときにMOS FETQ１とＱ２をオフ状態に
するために設けられている。
今、制御電圧VCがオフ（ローレベル）で、入
力が正の電圧であるとき、第７図の回路は等価的
に第８図の回路とみなせる。第８図で、第７図と
同一のものは同一符号を付ける。以下、図におい
て同様とする。
力が正の電圧であるとき、第７図の回路は等価的
に第８図の回路とみなせる。第８図で、第７図と
同一のものは同一符号を付ける。以下、図におい
て同様とする。
第８図で、CDG及びCGSはMOS FETQのゲー
ト・ドレイン間及びゲート・ソース間の寄生コン
デンサである。Ｄ２はMOS FETQ２の寄生ダイ
オードである。このダイオードＤ２の電圧降下を
無視して、第８図の回路は等価的に第９図の回路
とみなせる。第９図の回路のMOS FETQのドレ
インに充分速い立上がりで高さがViのステツプ電
圧VDを与えたときのゲート電圧VGの応答は、ラ
プラス変換式で表わすと次式のとおりになる。
ト・ドレイン間及びゲート・ソース間の寄生コン
デンサである。Ｄ２はMOS FETQ２の寄生ダイ
オードである。このダイオードＤ２の電圧降下を
無視して、第８図の回路は等価的に第９図の回路
とみなせる。第９図の回路のMOS FETQのドレ
インに充分速い立上がりで高さがViのステツプ電
圧VDを与えたときのゲート電圧VGの応答は、ラ
プラス変換式で表わすと次式のとおりになる。
VG（ｓ）＝Ｚ（ｓ）／１／SCRG＋Ｚ（ｓ）・VD′（ｓ
） Ｚ（ｓ）＝R1／SCGS／１／SCGS＋R1＝R1／SCGSR1＋１
VD（ｓ）＝Vi／Ｓ ｓ：ラプラス演算子 Ｚ（ｓ）：コンデンサCGSと抵抗R1の合成インピ
ーダンス 式と式とを式に代入すると、VG（ｓ）は
次のとおりになる。
） Ｚ（ｓ）＝R1／SCGS／１／SCGS＋R1＝R1／SCGSR1＋１
VD（ｓ）＝Vi／Ｓ ｓ：ラプラス演算子 Ｚ（ｓ）：コンデンサCGSと抵抗R1の合成インピ
ーダンス 式と式とを式に代入すると、VG（ｓ）は
次のとおりになる。
VG（ｓ）＝R1／SCGSR1＋１／１／SCRG＋R1／SCGSR1
＋１・Vi／Ｓ＝CDG／CGS＋CDG・１／Ｓ＋１／（CGS＋CR
G）R1・Vi 式をラプラス逆変換すると、VG（ｔ）は（ｔ
は時間）次のとおりになる。
＋１・Vi／Ｓ＝CDG／CGS＋CDG・１／Ｓ＋１／（CGS＋CR
G）R1・Vi 式をラプラス逆変換すると、VG（ｔ）は（ｔ
は時間）次のとおりになる。
VG（ｔ）＝CDG／CGS＋CDG
・Vi・exp｛−ｔ／（CGS＋CDG）R1｝
［考案が解決しようとする問題点］
このような演算結果から、ステツプ電圧VDと
ゲート電位VGの変化を示したタイムチヤートは
第１０図に示すようになる。第１０図ｂで、Vp
はステツプ電圧VDが立ち上がつた直後における
ゲート電位VGであり、Vp＝Vi・｛CDG／CDG＋CGS｝
になる。ここで、例えばCDG＝0.1pF、CGS＝
25pF、R1＝1MΩ、Vi＝1000Vとすれば、VG（０）
＝4Vとなり、FETのしきい値VTが4Vよりも小
さい場合は、MOS FETQがオンになり、CGS×
R1＝25μsecのオーダーのある時間TONだけオンに
なり続ける。このため、MOS FETが破壊され
ることがあるという問題点があつた。
ゲート電位VGの変化を示したタイムチヤートは
第１０図に示すようになる。第１０図ｂで、Vp
はステツプ電圧VDが立ち上がつた直後における
ゲート電位VGであり、Vp＝Vi・｛CDG／CDG＋CGS｝
になる。ここで、例えばCDG＝0.1pF、CGS＝
25pF、R1＝1MΩ、Vi＝1000Vとすれば、VG（０）
＝4Vとなり、FETのしきい値VTが4Vよりも小
さい場合は、MOS FETQがオンになり、CGS×
R1＝25μsecのオーダーのある時間TONだけオンに
なり続ける。このため、MOS FETが破壊され
ることがあるという問題点があつた。
本考案は上述した問題点を解決するためになさ
れたものであり、立上がりの速いサージパルスが
入力されたときに、素子の焼損を防止できるスイ
ツチ回路を実現することを目的とする。
れたものであり、立上がりの速いサージパルスが
入力されたときに、素子の焼損を防止できるスイ
ツチ回路を実現することを目的とする。
［問題点を解決するための手段］
本考案は
２個のMOS FETQ1，Q2を直列に接続して構
成したスイツチ回路において、 前記２個のMOS FETQ1，Q2のゲートが接続
された第１の端子１と、 前記２個のMOS FETQ1，Q2のソースとソー
スの間に直列接続された２つの抵抗R2，R3と、 これら２つの抵抗R2，R3どうしの接続点に接
続された第２の端子２と、 前記第１及び第２の端子１，２の間にそれぞれ
両端が接続されたシヤント抵抗R1及びコンデン
サC1、 を具備し、前記２個のMOS FETQ1，Q2のドレ
インのうち一方のドレインに入力（IN）を与え、
他方のドレインから出力（OUT）を取出すとと
もに、前記第１及び第２の端子１，２の間にオ
ン・オフ制御のための制御電圧VCを印加するこ
とを特徴とするスイツチ回路である。
成したスイツチ回路において、 前記２個のMOS FETQ1，Q2のゲートが接続
された第１の端子１と、 前記２個のMOS FETQ1，Q2のソースとソー
スの間に直列接続された２つの抵抗R2，R3と、 これら２つの抵抗R2，R3どうしの接続点に接
続された第２の端子２と、 前記第１及び第２の端子１，２の間にそれぞれ
両端が接続されたシヤント抵抗R1及びコンデン
サC1、 を具備し、前記２個のMOS FETQ1，Q2のドレ
インのうち一方のドレインに入力（IN）を与え、
他方のドレインから出力（OUT）を取出すとと
もに、前記第１及び第２の端子１，２の間にオ
ン・オフ制御のための制御電圧VCを印加するこ
とを特徴とするスイツチ回路である。
［実施例］
以下、図面を用いて本考案を説明する。
第１図は本考案にかかるスイツチ回路の一実施
例の構成図である。第１図で第７図と同一のもの
は同一符号を付ける。
例の構成図である。第１図で第７図と同一のもの
は同一符号を付ける。
第１図でR2及びR3は抵抗であり、MOS
FETQ１のソースとMOS FETQ２のソースの間
に直列接続されている。第２の端子は抵抗R2と
R3の接続点ａに接続されている。
FETQ１のソースとMOS FETQ２のソースの間
に直列接続されている。第２の端子は抵抗R2と
R3の接続点ａに接続されている。
C1はコンデンサであり、第１の端子と第２の
端子の間に接続されている。
端子の間に接続されている。
次に、このようなスイツチ回路の動作について
説明する。
説明する。
第１図の回路で出力端がシヨートされ、正の電
圧が入力されると、この回路は等価的に第２図に
示すような回路になる。第２図で、CDSはMOS
FETのドレイン・ソース間の寄生コンデンサで
ある。この回路で、簡単のため、R3，D2の電圧
降下とCGS，MOS FET及びR1に流れる電流を無
視して第３図の回路で考える。
圧が入力されると、この回路は等価的に第２図に
示すような回路になる。第２図で、CDSはMOS
FETのドレイン・ソース間の寄生コンデンサで
ある。この回路で、簡単のため、R3，D2の電圧
降下とCGS，MOS FET及びR1に流れる電流を無
視して第３図の回路で考える。
第３図の回路にステツプ電圧が印加されたとき
の動作説明用のタイムチヤートを第４図に示す。
第４図で、ａ〜ｄは、それぞれ入力電圧VD、ｂ
点の電位VS、ｃ点の電位VG及びｂ−ｃ間の電位
差VGSの変化を示したタイムチヤートである。
の動作説明用のタイムチヤートを第４図に示す。
第４図で、ａ〜ｄは、それぞれ入力電圧VD、ｂ
点の電位VS、ｃ点の電位VG及びｂ−ｃ間の電位
差VGSの変化を示したタイムチヤートである。
第４図ａに示すような高さViのステツプ電圧
VDが入力されると、ｂ点の電位はｂに示すよう
に時刻t1（ステツプ電圧の立上がり時）から時定
数CDS・R2で降下して０になる。電位CGは、時刻
t1から、Viが容量分割されたVi・CDG／（CDS＋
C1）の値になる。従つて、VGS＝VG−VSは第４図
ｄのように一度負になつた後CDS・R2の時定数で
Vi・CDG／（CDS＋C1）の値に近付く。この値が
MOS FETのしきい値を越えると、MOS FET
がオンになり、電流IDが流れる。
VDが入力されると、ｂ点の電位はｂに示すよう
に時刻t1（ステツプ電圧の立上がり時）から時定
数CDS・R2で降下して０になる。電位CGは、時刻
t1から、Viが容量分割されたVi・CDG／（CDS＋
C1）の値になる。従つて、VGS＝VG−VSは第４図
ｄのように一度負になつた後CDS・R2の時定数で
Vi・CDG／（CDS＋C1）の値に近付く。この値が
MOS FETのしきい値を越えると、MOS FET
がオンになり、電流IDが流れる。
電流IDが流れる場合は、第３図の回路は破線で
示す抵抗が接続されたときと同様になり、抵抗
R2に電流IDが流れる。このときの動作を示すタイ
ムチヤートは第５図のようになる。このとき電位
VSは、抵抗R2になりID・R2だけ持ち上げられて
いるため、時刻t1後はCDS・R2の時定数でID・R2
に近付く。従つて、この場合のVGSはID・R2だけ
第４図ｄのVGSよりも小さくなり、MOS FETに
流れる電流が制限される。CGSとR1を含めた回路
でも同様な大小関係になる。
示す抵抗が接続されたときと同様になり、抵抗
R2に電流IDが流れる。このときの動作を示すタイ
ムチヤートは第５図のようになる。このとき電位
VSは、抵抗R2になりID・R2だけ持ち上げられて
いるため、時刻t1後はCDS・R2の時定数でID・R2
に近付く。従つて、この場合のVGSはID・R2だけ
第４図ｄのVGSよりも小さくなり、MOS FETに
流れる電流が制限される。CGSとR1を含めた回路
でも同様な大小関係になる。
［効果］
本考案にかかる回路によれば、第５図に示すよ
うにMOS FETに流れる電流が制限されるため、
サージ等の速い立上がりのパルスが入力されたと
きに、MOS FETがたとえオンになつても破壊
されない。
うにMOS FETに流れる電流が制限されるため、
サージ等の速い立上がりのパルスが入力されたと
きに、MOS FETがたとえオンになつても破壊
されない。
また、VGSはCDS・R2の時定数で立上がること
から、パルスが入力されてからMOS FETがオ
ンになるまで遅れ時間があり、第６図に示すよう
な立上がり部分でリンギングするようなサージ波
形の入力に対して特に有効である。
から、パルスが入力されてからMOS FETがオ
ンになるまで遅れ時間があり、第６図に示すよう
な立上がり部分でリンギングするようなサージ波
形の入力に対して特に有効である。
第１図は本考案にかかるスイツチ回路の一実施
例の構成図、第２図及び第３図は第１図回路の等
価回路図、第４図及び第５図は第１図回路の動作
説明ようのタイムチヤート、第６図は入力波形の
一例を示した図、第７図はスイツチ回路の従来例
の構成図、第８図は第７図回路の等価回路図、第
９図は第８図回路の等価回路図、第１０図は第９
図回路の動作説明用のタイムチヤートである。 Ｑ１，Ｑ２……MOS FET、R1……シヤント
抵抗、R2，R3……抵抗、C1……コンデンサ、１
……第１の端子、２……第２の端子。
例の構成図、第２図及び第３図は第１図回路の等
価回路図、第４図及び第５図は第１図回路の動作
説明ようのタイムチヤート、第６図は入力波形の
一例を示した図、第７図はスイツチ回路の従来例
の構成図、第８図は第７図回路の等価回路図、第
９図は第８図回路の等価回路図、第１０図は第９
図回路の動作説明用のタイムチヤートである。 Ｑ１，Ｑ２……MOS FET、R1……シヤント
抵抗、R2，R3……抵抗、C1……コンデンサ、１
……第１の端子、２……第２の端子。
Claims (1)
- 【実用新案登録請求の範囲】 ２個のMOS FETQ1，Q2を直列に接続して構
成したスイツチ回路において、 前記２個のMOS FETQ1，Q2のゲートが接続
された第１の端子１と、 前記２個のMOS FETQ1，Q2のソースとソー
スの間に直列接続された２つの抵抗R2，R3と、 これら２つの抵抗R2，R3どうしの接続点に接
続された第２の端子２と、 前記第１及び第２の端子１，２の間にそれぞれ
両端が接続されたシヤント抵抗R1及びコンデン
サC1、 を具備し、前記２個のMOS FETQ1，Q2のドレ
インのうち一方のドレインに入力（IN）を与え、
他方のドレインから出力（OUT）を取出すとと
もに、前記第１及び第２の端子１，２の間にオ
ン・オフ制御のための制御電圧VCを印加するこ
とを特徴とするスイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19533585U JPH0441632Y2 (ja) | 1985-12-19 | 1985-12-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19533585U JPH0441632Y2 (ja) | 1985-12-19 | 1985-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103328U JPS62103328U (ja) | 1987-07-01 |
| JPH0441632Y2 true JPH0441632Y2 (ja) | 1992-09-30 |
Family
ID=31153131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19533585U Expired JPH0441632Y2 (ja) | 1985-12-19 | 1985-12-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441632Y2 (ja) |
-
1985
- 1985-12-19 JP JP19533585U patent/JPH0441632Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62103328U (ja) | 1987-07-01 |
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