JPH0242518A - 非同期信号同期化回路 - Google Patents
非同期信号同期化回路Info
- Publication number
- JPH0242518A JPH0242518A JP63194156A JP19415688A JPH0242518A JP H0242518 A JPH0242518 A JP H0242518A JP 63194156 A JP63194156 A JP 63194156A JP 19415688 A JP19415688 A JP 19415688A JP H0242518 A JPH0242518 A JP H0242518A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- asynchronous
- flip
- output
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
扶１υ辷団
本発明は非同期信号同期化回路に関し、特にクロックパ
ルスとは非同期の非同期信号を入力とし、そのクロック
パルスに同期した同期信号を出力する非同期信号同期化
回路に関する。
ルスとは非同期の非同期信号を入力とし、そのクロック
パルスに同期した同期信号を出力する非同期信号同期化
回路に関する。
藍惠弦亘
従来この種の非同期信号同期化回路は２つのフリップフ
ロップから構成されていた。その従来の非同期信号同期
化回路°について第３図を用いて説明する。
ロップから構成されていた。その従来の非同期信号同期
化回路°について第３図を用いて説明する。
第３図は従来の非同期信号同期化回路の構成を示すブロ
ック図である０図において、従来の非同期信号同期化回
路はフリップフロップ４及び５と、インバータ６とから
構成されており、非同期入力信号４１を入力し、クロッ
クパルス１００に同期した同期化出力信号５０を出力す
るものである。
ック図である０図において、従来の非同期信号同期化回
路はフリップフロップ４及び５と、インバータ６とから
構成されており、非同期入力信号４１を入力し、クロッ
クパルス１００に同期した同期化出力信号５０を出力す
るものである。
フリップフロップ４および５はともにＤフリップフロッ
プである。また、フリップフロップ４のＤｌｌｌ予には
非同期入力信号４１が入力され、クロツク入力端子（Ｃ
Ｐ）にはインバータ６の出力（クロックパルス１００の
反転値）が入力されている。さらにまた、フリップフロ
ップ５のＤＱ子にはフリップフロップ４のＦ端子からの
出力４０が入力され、クロック入力端子（ＣＰ）にはク
ロックパルス１００が入力されている。
プである。また、フリップフロップ４のＤｌｌｌ予には
非同期入力信号４１が入力され、クロツク入力端子（Ｃ
Ｐ）にはインバータ６の出力（クロックパルス１００の
反転値）が入力されている。さらにまた、フリップフロ
ップ５のＤＱ子にはフリップフロップ４のＦ端子からの
出力４０が入力され、クロック入力端子（ＣＰ）にはク
ロックパルス１００が入力されている。
なお、フリップフロップが２段構成となっているのはフ
リップフロップのセットアツプタイム内で非同期信号が
変化するとそのフリップフロップの出力状態が不確定と
なるので、それを防ぐためである。
リップフロップのセットアツプタイム内で非同期信号が
変化するとそのフリップフロップの出力状態が不確定と
なるので、それを防ぐためである。
かかる構成からなる従来の非同期信号同期化回路の動作
について第４図を用いて説明する。第４図は第３図の非
同期信号同期化回路の各部の動作を示すタイムチャート
である０図においては、クロックパルス１００とインバ
ータ６の出力２００と、非同期入力信号４１と、同期化
出力信号５０とが示されている。
について第４図を用いて説明する。第４図は第３図の非
同期信号同期化回路の各部の動作を示すタイムチャート
である０図においては、クロックパルス１００とインバ
ータ６の出力２００と、非同期入力信号４１と、同期化
出力信号５０とが示されている。
また、図においては非同期入力信号４１がフリップフロ
ップ４のセットアツプタイムＴＳの期間より前に立上っ
た場合（■）と、非同期入力信号４１がフリップフロッ
プ４のセットアツプタイムＴｓの期間内において立上っ
た場合（■）とが示されている。
ップ４のセットアツプタイムＴＳの期間より前に立上っ
た場合（■）と、非同期入力信号４１がフリップフロッ
プ４のセットアツプタイムＴｓの期間内において立上っ
た場合（■）とが示されている。
まず、非同期入力信号４１がフリップフロップ４のセッ
トアツプタイムＴｓより前に論理値「０」から「１」に
変化した場合く■）には、時刻Ｔ１においてインバータ
６の出力２００の立上りでフリップフロップ４に論理値
「１」が保持され、その出力４０が論理値「１」となる
。
トアツプタイムＴｓより前に論理値「０」から「１」に
変化した場合く■）には、時刻Ｔ１においてインバータ
６の出力２００の立上りでフリップフロップ４に論理値
「１」が保持され、その出力４０が論理値「１」となる
。
そして、時刻Ｔ２において、クロックパルス１００の立
上りでフリップフロップ５に論理値「１」が保持され、
その出力すなわち同期化出力信号５０が論理値「１」と
なる、これにより、クロックパルス１００に同期した同
期化出力信号５０が得られることになる。
上りでフリップフロップ５に論理値「１」が保持され、
その出力すなわち同期化出力信号５０が論理値「１」と
なる、これにより、クロックパルス１００に同期した同
期化出力信号５０が得られることになる。
一方、非同期入力信号４１がフリップフロップ４のセッ
トアツプタイムＴｓ内において論理値「０」からｒｌｊ
に変化した場合（■）には、時刻Ｔ１においてフリップ
フロップ４にデータは同等取込まれず保持されることは
ない、この場合には時刻Ｔ３において、インバータ６の
出力２００の立上りでフリップフロップ４に論理値「１
」が保持され、その出力が論理値ｒｌＪとなる。そして
、時刻Ｔ４において、クロックパルス１００の立上りで
フリップフロップ５に論理値「１」か保持され。
トアツプタイムＴｓ内において論理値「０」からｒｌｊ
に変化した場合（■）には、時刻Ｔ１においてフリップ
フロップ４にデータは同等取込まれず保持されることは
ない、この場合には時刻Ｔ３において、インバータ６の
出力２００の立上りでフリップフロップ４に論理値「１
」が保持され、その出力が論理値ｒｌＪとなる。そして
、時刻Ｔ４において、クロックパルス１００の立上りで
フリップフロップ５に論理値「１」か保持され。
その出力すなわち同期化出力信号５０が論理値ｒ１．と
なる。これにより、クロックパルス１００に同期した同
期化出力信号５０が得られることになる。
なる。これにより、クロックパルス１００に同期した同
期化出力信号５０が得られることになる。
以上のように従来の非同期信号同期化回路においては、
非同期入力信号が立上ってから同期化出力信号が立上る
まで時間がかかるという欠点があった。
非同期入力信号が立上ってから同期化出力信号が立上る
まで時間がかかるという欠点があった。
主１しとｌ煎
本発明の目的は、より早く同期化出力信号を送出するこ
とができる非同期信号同期化回路を提供することである
。
とができる非同期信号同期化回路を提供することである
。
丸肌Ω璽羞
本発明の非同期信号同期化回路は、クロックパルスが有
効となる前に所定のセットアツプタイムを有し、前記ク
ロックパルスとは非同期の非同期信号を入力とし、前記
クロックパルスに同期した同期信号を出力する非同期信
号同期化回路であって、前記非同期信号を入力とし、前
記セットアツプタイムに等しい時間だけ遅延させて送出
する遅延手段と、前記クロックパルスが有効となったと
き前記非同期信号の値を保持し、前記遅延手段の出力に
応じてその保持を禁止する第１の保持手段と、前記クロ
ックパルスが有効となったとき前記非同期信号の値を保
持し、前記第１の保持手段の出力に応じてその保持を禁
止する第２の保持手段とを有し、前記第２の保持手段の
出力を前記同期信号とすることを特徴とする。
効となる前に所定のセットアツプタイムを有し、前記ク
ロックパルスとは非同期の非同期信号を入力とし、前記
クロックパルスに同期した同期信号を出力する非同期信
号同期化回路であって、前記非同期信号を入力とし、前
記セットアツプタイムに等しい時間だけ遅延させて送出
する遅延手段と、前記クロックパルスが有効となったと
き前記非同期信号の値を保持し、前記遅延手段の出力に
応じてその保持を禁止する第１の保持手段と、前記クロ
ックパルスが有効となったとき前記非同期信号の値を保
持し、前記第１の保持手段の出力に応じてその保持を禁
止する第２の保持手段とを有し、前記第２の保持手段の
出力を前記同期信号とすることを特徴とする。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は、本発明による非同期信号同期化回路の構成を
示すブロック図である０図において、従来の非同期信号
同期化回路はフリップフロップ１及び２と、遅延回路３
とを含んで構成されており、非同期入力信号１１を入力
し、クロックパルス１００に同期した同期化出力信号１
０を出力するもの・である。
示すブロック図である０図において、従来の非同期信号
同期化回路はフリップフロップ１及び２と、遅延回路３
とを含んで構成されており、非同期入力信号１１を入力
し、クロックパルス１００に同期した同期化出力信号１
０を出力するもの・である。
フリップフロップ１及び２はともにマスタセット端子及
びマスクリセット端子を有するＤフリップフロップであ
る。また、フリップフロッグ１及び２の入力端子Ｄ１及
びＤ２には非同期入力信号１１が夫々人力されている。
びマスクリセット端子を有するＤフリップフロップであ
る。また、フリップフロッグ１及び２の入力端子Ｄ１及
びＤ２には非同期入力信号１１が夫々人力されている。
さらにまた、フリップフロップ１及び２のクロック入力
端子ＣＰにはクロックパルス１００が夫々入力されてい
る。なお、フリップフロップ１の出力１０はフリップフ
ロップ２のマスタセット入力端子ＭＳ２に入力されてい
る。
端子ＣＰにはクロックパルス１００が夫々入力されてい
る。なお、フリップフロップ１の出力１０はフリップフ
ロップ２のマスタセット入力端子ＭＳ２に入力されてい
る。
遅延回路３は非同期入力信号１１を遅延させた後、フリ
ップフロップ１のマスタリセット端子ＭＲ１に入力する
ものである。本実施例においては、この遅延回路３によ
る遅延時間Ｔｄはフリップフロップ１及び２のセットア
ツプタイムＴｓに等しい値とする。
ップフロップ１のマスタリセット端子ＭＲ１に入力する
ものである。本実施例においては、この遅延回路３によ
る遅延時間Ｔｄはフリップフロップ１及び２のセットア
ツプタイムＴｓに等しい値とする。
なお、セット信号Ｓ及びリセット信号Ｒは回路動作時に
はネゲートしておく。
はネゲートしておく。
かかる構成からなる本実施例の非同期信号同期化回路の
動作について第２図を用いて説明する。
動作について第２図を用いて説明する。
第２図は第１図の非同期信号同期化回路の各部の動作を
示すタイムチャートである０図においては、クロックパ
ルス１００と、非同期入力信号１１と、フリップフロッ
プ１の出力１０と、同期化信号２０とが示されている。
示すタイムチャートである０図においては、クロックパ
ルス１００と、非同期入力信号１１と、フリップフロッ
プ１の出力１０と、同期化信号２０とが示されている。
また、図においては非同期入力信号１１がフリップフロ
ップｌのセットアツプタイムＴＳの期間より前に変化し
た場合（■）と、非同期入力信号１１がフリップフロッ
プ１のセットアツプタイムＴＳの期間内において変化し
た場合（■）とが示されている。
ップｌのセットアツプタイムＴＳの期間より前に変化し
た場合（■）と、非同期入力信号１１がフリップフロッ
プ１のセットアツプタイムＴＳの期間内において変化し
た場合（■）とが示されている。
まず、非入力信号１１がセットアツプタイムＴＳの期間
より前に論理値「０」から「１」に変化した場合には、
フリップフロップ１のマスタリセット端子ＭＨＩはクロ
ックパルス１００の立上り（時刻ＴＩ ）以前にネゲー
トされるため、非同期入力信号１１は時刻Ｔ１において
サンプルされてフリップフロップ１及び２に論理値ｒ１
．が保持され、フリップフロップ１の出力１０及びフリ
ップ７０ツブ２の出力すなわち同期化信号２０が論理値
「１」となる。
より前に論理値「０」から「１」に変化した場合には、
フリップフロップ１のマスタリセット端子ＭＨＩはクロ
ックパルス１００の立上り（時刻ＴＩ ）以前にネゲー
トされるため、非同期入力信号１１は時刻Ｔ１において
サンプルされてフリップフロップ１及び２に論理値ｒ１
．が保持され、フリップフロップ１の出力１０及びフリ
ップ７０ツブ２の出力すなわち同期化信号２０が論理値
「１」となる。
また、非同期入力信号１１がセットアツプタイムＴｓの
期間より前に論理値「１」から「０」に変化した場合に
は、フリップフロップ２のマスタセット端子ＭＳ２はグ
ロックパルス１００の立上り以前にネゲートされるため
、非同期入力信号１１は時刻Ｔ３においてサンプルされ
てフリップフロップ１及び２に論理値「０」が保持され
、フリップフロップ１の出力１０及びフリップフロッグ
２の出力すなわち同期化信号２０が論理値「０」となる
。
期間より前に論理値「１」から「０」に変化した場合に
は、フリップフロップ２のマスタセット端子ＭＳ２はグ
ロックパルス１００の立上り以前にネゲートされるため
、非同期入力信号１１は時刻Ｔ３においてサンプルされ
てフリップフロップ１及び２に論理値「０」が保持され
、フリップフロップ１の出力１０及びフリップフロッグ
２の出力すなわち同期化信号２０が論理値「０」となる
。
以上により、クロックパルス１００に同期した同期化信
号２０が得られることになるのである。
号２０が得られることになるのである。
一方、非同期入力信号１１がセットアツプタイムＴｓの
期間内において論理値「０」から「１」に変化した場合
には、フリップフロップ１のマスタリセット端子ＭＨＩ
はこの非周期入力信号１１が変化した後も遅延回路３の
遅延時間Ｔｄだけアサートされている。したがって、こ
の非同期入力信号１１はクロックパルスの立上り（時刻
ＴＩ ）でサンプルされない。
期間内において論理値「０」から「１」に変化した場合
には、フリップフロップ１のマスタリセット端子ＭＨＩ
はこの非周期入力信号１１が変化した後も遅延回路３の
遅延時間Ｔｄだけアサートされている。したがって、こ
の非同期入力信号１１はクロックパルスの立上り（時刻
ＴＩ ）でサンプルされない。
この場合、時刻Ｔ２においてクロックパルス１００の立
上りでサンプルされてフリップフロップ１の出力１０は
論理値「０」となる、このとき、フリップフロップ２の
マスタセット端子ＭＳ２はこの出力１０によりアサート
されるため、フリップフロップ２の出力すなわち同期化
信号２ｏが論理値「１」となる。
上りでサンプルされてフリップフロップ１の出力１０は
論理値「０」となる、このとき、フリップフロップ２の
マスタセット端子ＭＳ２はこの出力１０によりアサート
されるため、フリップフロップ２の出力すなわち同期化
信号２ｏが論理値「１」となる。
また、非同期入力信号１１がセットアツプタイムＴｓの
期間内において論理値「１」から「０」に変化した場合
には、クロックパルスの立上り（時刻Ｔ３ ）ではマス
タセット端子ＭＳ２はフリップフロップ１の出力１０に
よりまだアサートされているため、サンプルされない。
期間内において論理値「１」から「０」に変化した場合
には、クロックパルスの立上り（時刻Ｔ３ ）ではマス
タセット端子ＭＳ２はフリップフロップ１の出力１０に
よりまだアサートされているため、サンプルされない。
この場合、時刻Ｔ４においてクロックパルス１００の立
上りでサンプルされて、フリップフロップ１の出力１０
は論理値「０」となる、このとき、フリップフロップ２
のマスタセット端子ＭＳ２はこの出力１０によりアサー
トされるため、フリップフロップ２の出力すなわち同期
化信号２０が論理値「０」となる。
上りでサンプルされて、フリップフロップ１の出力１０
は論理値「０」となる、このとき、フリップフロップ２
のマスタセット端子ＭＳ２はこの出力１０によりアサー
トされるため、フリップフロップ２の出力すなわち同期
化信号２０が論理値「０」となる。
以上により、クロックパルス１０Ｇに同期した同期化信
号２０が得られることになるのである。
号２０が得られることになるのである。
つまり、本発明によればフリップフロップのセットアツ
プタイムの範囲内若しくはそれより前に非同期入力信号
１１が変化した場合において、クロックパルスに同期し
た出力信号を従来（第３図及び第４図参照）に比べて１
／２周期早く得ることができるのである。
プタイムの範囲内若しくはそれより前に非同期入力信号
１１が変化した場合において、クロックパルスに同期し
た出力信号を従来（第３図及び第４図参照）に比べて１
／２周期早く得ることができるのである。
なお、本実施例においてはフリップ７０ツブを用いて非
同期信号同期化回路を構成しているが、代りにＪＫフリ
ップフロップを用いて構成しても良いことは明らかであ
る。
同期信号同期化回路を構成しているが、代りにＪＫフリ
ップフロップを用いて構成しても良いことは明らかであ
る。
ｉ匪立夏１
以上説明したように本発明は、マスタセット端子及びマ
スクリセット端子を有するＤフリップ７０ツブを２段用
いることにより、クロックパルスに同期した出力信号を
従来より早く得ることができるという効果がある。
スクリセット端子を有するＤフリップ７０ツブを２段用
いることにより、クロックパルスに同期した出力信号を
従来より早く得ることができるという効果がある。
第１図は本発明の実施例による非同期信号同期化回路の
構成を示すプロ２ツク図、第２図は第１図の各部の動作
を示すタイムチャート、第３図は従来のりト同期信号同
期化回路の構成を示すブロック図、第４図は第３図の各
部の動作を示すタイムチャートである。 主要部分の符号の説明 １．２・・・・・・フリップ７０ツブ ３・・・・・・遅延回路
構成を示すプロ２ツク図、第２図は第１図の各部の動作
を示すタイムチャート、第３図は従来のりト同期信号同
期化回路の構成を示すブロック図、第４図は第３図の各
部の動作を示すタイムチャートである。 主要部分の符号の説明 １．２・・・・・・フリップ７０ツブ ３・・・・・・遅延回路
Claims (1)
- （１）クロックパルスが有効となる前に所定のセットア
ップタイムを有し、前記クロックパルスとは非同期の非
同期信号を入力とし、前記クロックパルスに同期した同
期信号を出力する非同期信号同期化回路であって、前記
非同期信号を入力とし、前記セットアップタイムに等し
い時間だけ遅延させて送出する遅延手段と、前記クロッ
クパルスが有効となったとき前記非同期信号の値を保持
し、前記遅延手段の出力に応じてその保持を禁止する第
１の保持手段と、前記クロックパルスが有効となったと
き前記非同期信号の値を保持し、前記第１の保持手段の
出力に応じてその保持を禁止する第２の保持手段とを有
し、前記第２の保持手段の出力を前記同期信号とするこ
とを特徴とする非同期信号同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194156A JPH0242518A (ja) | 1988-08-03 | 1988-08-03 | 非同期信号同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194156A JPH0242518A (ja) | 1988-08-03 | 1988-08-03 | 非同期信号同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242518A true JPH0242518A (ja) | 1990-02-13 |
Family
ID=16319853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63194156A Pending JPH0242518A (ja) | 1988-08-03 | 1988-08-03 | 非同期信号同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0242518A (ja) |
-
1988
- 1988-08-03 JP JP63194156A patent/JPH0242518A/ja active Pending
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