JPH0242530A - 中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はパイプライン制御方式を用いた計算機の中央
処理装置に係るものである。

〔従来の技術〕

中央処理装置での命令の実行は、命令の読取り命令の解
読、解読結果の格納、演算の実行、結果の格納などの逐
次的動作を経て終了する。近年これらをパイプライン制
御する方式がとり入れられたがこのパイプライン制御方
式は中央処理装置に流れ作業と同様の原理をもちこみ、
上記の一連の動作が他の動作に左右されることなく、つ
まり非同期に実行でき複数の命令が装置内で同時に重ね
合わせて行えるようにした方式である。したがって、装
置内には相続く複数の命令が待ち時間なく順々に入るこ
とができる。したがって理想的には１マシンサイクルご
とに１命令の実行がでキ、処理能力が向上する。また中
央処理装置はマイクロプログラムと呼ばれるファームウ
ェアを内蔵しているのが通常である。マイクロプログラ
ムは、中央処理装置が実行できる命令の集合体である。

命令を読取り解読した結果、この命令に対応するマイク
ロプログラムが選択される。このマイクロブグラム内に
演算回路を制御する一連の制御コードが入っており、こ
れにより演算装置を動作させ。

その命令の実行する。

このマイクロプログラム制御方式の中でも、単純命令の
組合わせで処理の高速化を図る方式としてＲｒ　Ｓ　Ｃ
（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓｅｔ　
Ｃｏｍｐｕｔｅｒ）アーキテクチャがある。一方従来か
らあるｃｒｓｃ（Ｃｏｍｐｌｅｘ　Ｉｎ５ｔｒｕｃｔｉ
ｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ）アーキテクチャのコ
ンピュータではできるだけ多くの命令をインプリメント
して複雑な処理もファームウェア（マイクロプログラム
）で実現する方式が採られている。ＲＩＳＣ，ＣＴＳＣ
共デー少データ処理処理の高速化の為、パイプライン制
御方式が良く用いられる。ＲＩＳＣアーキテクチャはハ
ードウェアそのものが単純化され、高速化される反面、
コンパイラ技術により計算機の性能が左右される状況に
ある。

従来機種との互換性を深く追求する汎用コンピュータ、
オフィスコンピュータ、等の分野においてはｃｒｓｃア
ーキテクチャが未だ一般的でありパイプライン制御方式
とマイクロプログラム制御方式を組合わせた処理方式で
実現した中央処理装置（以下ＣＰＵと略す）が採用され
るのが音道である。

以下従来のＣＰＵの一例を説明する。

第５図は従来のＣＰＵを示す構成図であり１図において
（１）はＣＰＵで実行されプログラムを格納する主記憶
（ＭＭ）、（２）はＭＭ（１）から読出される命令のフ
ェッチ／デコードをパイプライン処理する命令先取り機
構（ＩＰＵ）、（３）はＭＭ　（＋）から先取りした命
令を格納する命令レジスタ（ＩＲ）、（４）は先取りし
た命令を解読するデコード回路（ＤＥ）（５）はデコー
ド回路の結果を一時的にＱ、−Ｑ、の４つのキューにキ
ューイングするデコードキュ−（６）はデコードキュー
（５）から読み出される情報を格納するキューレジスタ
（Ｑ　Ｒ）、　（７）はキューレジスタ（ＱＲ）内にあ
り２次に実行すべきマイクロプログラムのエントリアド
レスを指定するマイクロプログラムアドレスフィールド
（Ｍ　Ａ　）、　（８）はＩＰＵ（２）で先取りされた
命令を実行する。命令実効ユニット（Ｅ　Ｘ　Ｕ　）、
　（９）は実行するオペランドデータを格納するレジス
タファイル（ＲＦ　）、　（１Ｇ）　（１１）は演算す
べきデータを１時格納するＡレジスタ。

Ｂレジスタ、　（１２）は演算器（ＡＬＵ）、（１３）
は演算結果を格納するＣレジスタ、　（１４）はＭＡ（
７）を格納するレジスタ（ＭＡＲ）、（１５）はＭ　Ａ
　Ｒ（１４）によりアクセスされるＥ　Ｘ　Ｕ　（８）
で実行されるマイクロフログラムを格納したマイクロプ
ログラムメモＩＪ　（Ｍ　Ｐ　ＲＯ）、　　（１６）Ｌ
ｔＭ　Ｐ　Ｒ○（１５）の読出しデータレジスタ（ＭＤ
Ｒ）、（１７）はＭＭ　（１）から命令を読み出す為の
ＭＭ読出しデータ線、（Ｉｌ＋）はｒ　Ｒ（３）の出力
を伝達するＩＲ信号線、　（１９）はＤ　Ｅ　（４）の
出力を伝達するＤＥ信号線、　（２０）はデコードキュ
（５）の出力となるデコードキュー信号線、　（２１）
はＭＡ（７）を伝達するＭＡ信号線、　（２２）はＭ　
Ｐ　ＲＯ（＋５）をアクセスするＭＡＲアドレス線、　
（２３）はＭＰＲＯ（＋５）から読み出されるマイクロ
プログラムをＭＤ　Ｒ（１６）へ転送するＭＰＲＯ信号
線、　（２４）はＭＤＲ（１６）の出力でありＲＦ（９
）を制御するＲＦＩＲＦＯ信号線、　（２５）はＡレジ
スタ（１Ｇ）の入力を制御するＡＩ信号線、　（２６）
はＢレジスタ（１１）の入力を制御するＢ１信号線、　
（２７）はＡ　Ｉ、　Ｕ　（１２）のファンクションを
制御するΔＦ信号線、　（２８）はＡレジスタ（ｌＯ）
から出力されＡ　Ｌ　Ｕ　（１２）の入力となるＡレジ
スタ信号線、　（２９）はＢレジスタ（１１）から出力
されＡＬＵ（１２）の人力となるＢレジスタ信号線。

（３０）はＡ　Ｌ　Ｕ　（１２）の演算結果を出力する
ＡＬＵ信号線、　（３１）はＣレジスタ（１３）から出
力されＲＦ　（９）又はＡレジスタ（１０）Ｂレジスタ
（１１）への人力となるＣレジスタ信号線、　（３２）
はＲＦ（９）の読出し情報を伝達するＲＦ信号線、　（
３３）から（３５）はＲＦ　（９）内にある汎用レジス
タ１．．２．３（Ｒ１，Ｒ２，Ｒ３）である。第４図は
Ｍ　Ｐ　ＲＯ（１５）に格納されているマイクロプログ
ラムのフォーマット図の一例であり（４１）は次アドレ
ス指定フィールド（ＮＡ）、　　（３６）はＲＦの入力
指定ビ、ット（ＲＦ　Ｉ　）、　（３７）はＲＦの出力
指定ビット（ＲＦＯ）、（３８）はＡレジスタ入力指定
ビット（Ａ　Ｉ　）、　（３９）はＢレジスタ入力指定
ビット（Ｂ　［）、　（４０）はＡＬＵファンクション
ビット（ＡＦ）である。その他のフィールドはこの発明
に直接関係ない為省略しである。

次ぎに動作について説明する。

ＭＭ（＋）に格納されたプログラムを実行する場合ＭＭ
読出しデータ線（１７）経由で命令をＩ　Ｒ（３）へ読
み出す、読み出された命令は［Ｒ信号線（１８）でＤ　
Ｅ　（４）へ送られる。Ｄ　Ｅ　（４）ではその命令の
デコードを行い、命令の属性、その命令を実行する為に
必要なマイクロプログラムアドレスフィールド（ＭＡ）
を設定し、各命令毎にデコードキュー（５）に格納する
。デコードキュー（５）はこの例ではＱ１〜Ｑ４から成
り、最大４コの命令デコートキューを格納できる。デコ
ードキュ（５）への格納はＱ１〜Ｑ４が空いている限り
連続的に行われる。ＱＲ（６）に空きが出来るとデコー
ドキュー（５）の内容がデコードキュー信号線（２０）
経由でＱ　Ｒ（６）へ読み出され、　Ｅ　Ｘ　Ｕ　（８
）の処理が受は付は可能になるまで待つ、ＥＸＵ（８）
が受は付は可能となるとＭＡ（７）の情報がＭＡ信号線
（２Ｉ）経由でＭＡＲ（１４）へ設定される。Ｅ　Ｘ　
Ｕ　（８）は設定されたＭ　Ａ　Ｒ（１４）の値をベー
スにＭＡＲ信号線（２２）テＭ　Ｐ　ＲＯ（１５）をア
クセスし、ＭＰＲＯ信号線（２３）経由でＭＤＲ（１６
）へ読み出す。通常マイクロプログラムのビット長は数
十〜百数十であり、その内の一部であるＲＦＴＲＦＯ信
号線によりＲＦ　（９）のデータを読み出しＲＦ信号線
（３２）経由でＡレジスタ（１０）又はＢレジスタ（１
１）へ転送する。Ａレジスタ（１０）、　　Ｂレジスタ
（１１）への入力制御はＡＩ信号線（２５）、　　ＢＩ
信号線（２６）により行う、Ａレジスタ（１０）のデー
タとＢレジスタ（１１）のデータはＡレジスタ信号線（
２８）、　　Ｂレジスタ信号線（２９）経由でＡ　Ｌ　
Ｕ　（＋２）へ送られＡＦ信号線（２７）で指定された
演算を行い結果をＡＬＵ信号線（３０）経由でＣレジス
タ（１３）へ送り、更に必要に応じてＣレジスタ信号線
（３１）経由でＲＦ（９）へ格納する。　Ｃレジスタ（
１３）の演算結果はＭＭ（＋）へ戻される場合もあるが
、ここでは説明を省略しである。Ｍ　Ｐ　ＲＯ（１５）
のマイクロプログラムフォーマットは図４に示すように
ＲＦＩ（３６）、　ＲＦ　Ｏ（３７）、　Ａ　Ｉ　（３
ｇ）、　Ｂ　［（３９）、　Ａ　Ｆ　（４０）等のフィ
ールドで構成されており、各フィールドには、各対応す
る信号線により演算回路を制御するコードが納められて
いる。各マイクロプログラムのサイズは数十〜百数十ビ
ットでありＭＰＲＯ（１５）の出力データを保持するＭ
　Ｄ　Ｒ（１６）も同様に数十〜百数十ピットで構成さ
れている。この例では他のビットは本説明に直接関係な
いので図４及び図５では省略している。

〔発明が解決しようとする課題〕

従来のＣＰＵは以上のように構成されており命令実行に
あたっては、−旦、マイクロプログラムを読み出し、そ
の後マイクロプログラム内にある制御フィールドに基づ
いて演算回路を動作させているので性能低下の問題があ
った。

またＣＰＵの機能が増加するにつれて、命令が増え、か
つ各命令が複雑となったためマイクロプログラムの容量
も増加することになった。本来パイプライン制御方式は
理想的には１マシンサイクルで１命令が実行できるよう
に考えだされたものであり、マイクロプログラムの容量
増加によりｌマシンサイクルで１命令が処理できない状
況が増え処理能力の向上というパイプライン制御方式の
良さが失われつつあった。

この発明は上記のような問題点を解消するためになされ
たもので、演算回路を直接ハードウェア回路で制御する
ことにより性能を向上しまた。ｌマシンサイクルで１命
令が実行できる中央処理装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る中央処理装置は、デコード′手段で演算
回路の制御コードを生成し、この制御コードを格納する
レジスタと、この制御コードの内容を演算回路に直接伝
えるハードウェア回路を設けたものである。

〔作用〕

この発明における中央処理装置は、従来マイクロプログ
ラムが持っていた制御コードをデコード回路で生成し、
この制御コードを直接演算回路に伝えることによりマイ
クロプログラムの機能を削減できる。ここで削減とはマ
イクロプログラムを完全に削減した場合、およびその一
部を削除した場合の両方の場合を含む。またマイクロプ
ログラムの削減により本装置はｌマシンサイクルで１命
令を実行できパイプライン制御方式の良さである処理能
力の向上が図れる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において第５図と同一符号は同−又は相当部分を示し
、　（５０）はＩＲ（３）に読み出された命令をＤ　Ｅ
　（４）でデコードした結果の制御フィールド（ＣＦ）
、　（５１）はＣＦ　（５０）をＥ　Ｘ　Ｕ　（８）へ
送るＣＦ信号線、（５２”）はＣＦ　（５０）情報を格
納するＥＸＵ内のレジスタ（ＣＦＲ）である。第３図は
ＣＦ　（５０）の構成を表す図であす、　　ＲＦ　Ｉ（
３６）、　　ＲＦＯ（３７）Ａ　Ｉ　（３８）、　Ｂ　
Ｉ　（３９）、　Ａ　Ｆ　（４０）の各ビット構成とオ
ペレーションを表わしている。この例ではＲＦの入力指
定ビットＲＦＩ＝Ｏの場合、　Ｒ１（３３）、　Ｒ２（
３４）を指定し、ＲＦ１＝１の場合Ｒ３，（３５）を指
定。

ＲＦの出力指定ビットＲＦＯ＝００でノーオペレーショ
ン、ＲＦ＝０１でＣレジスタ（１３）をＲ１（３３）へ
格納、ＲＦ＝１０でＣ美４↓↓（１３）をＲ２（３４）
へ格納、ＲＦ＝１１でＣレジスタ（１３）をＲ３（３５
）へ格納。

ＡＬｔＪファンクション指定ピットＡＦ＝ＯＯでＡレジ
スタ（１０）の内容をＣレジスタ（１３）へセット、Ａ
Ｆ＝０１でＢレジスタ（１１）の内容をＣレジスタ（１
３）ヘセット、ＡＦ＝１０でＡレジスタ（１０）とＢレ
ジスタ（１１）の内容をプラスしてＣレジスタ（１３）
へセット、ＡＦ＝１１でＡレジスタ　（１０）からＢレ
ジスタ（１１）の内容をマイナスしてＣレジスタ（１３
）へセット、Ａレジスタ入力指定ビットＡＩ＝０でＲＦ
の出力をＡレジスタ（１０）へ、ＡＩ＝ｌでＣレジスタ
（１３）の出力をＡレジスタ（ｌＯ）へ、Ｂレジスタ入
力指定ビットＢＩ＝ＱでＲＦの出力をＢレジスタ（１１
）へ、ＢＩ＝ｌでＣレジスタ（１３）の出力をＢレジス
タ（１１）へセットするオペレーションとする。

次に上記の発明の一実施例である中央処理装置について
説明する。説明の便宜上Ｒ１（３３）の内容とＲ２（３
４）の内容を加算してＲ３（３’５）へ格納する命令Ｙ
　（（Ｒ１）÷（Ｒ２）→（Ｒ３）と表す〕の実行を仮
定し、命令ＹはＭＭ（１）にあり、　Ｒ１（３３）、　
Ｒ２（３４）はＲＦ　（９）にあるものとする。命令Ｙ
を実行する場合ＭＭ（１）からＩ　Ｒ（３）へ命令を読
み出しＤ　Ｅ　（４）でデコードする。Ｄ　Ｅ　（４）
では命令Ｙ　（（Ｒ１）＋（Ｒ２）→（Ｒ３））を解読
し演算回路の制御コードとなる制御フィールドＣＦ　（
５０）の設定を図る。この場合命令Ｙから生成される制
御フィールドＣＦ（５０）のビット構成は次のようにな
る。

ＲＦ　Ｉ＝０．ＲＦＯ＝１１．ＡＰ＝１０．ＡＩ＝Ｏ。

ＢＩ＝Ｏ。

ＤＥ（４）でのデコードキュはＤＥ信号線（１９）でデ
コードキュ（５）ヘスタックされる。ＣＦ　（５０）も
そ１７）際ｆ’コード結果の一部としてデコードキュ（
５）にスタックされる。デコードキュ（５）ヘスタック
された情報はＱ　Ｒ（６）が空いた時、ＱＲ（６）へ読
み出される。（’ｊＲ（６）内ノＣＦ（５０）はＥ　Ｘ
　Ｕ　（８）が使用可能な状態になった時点で制御コー
ドを格納するレジスタであるＣ　Ｆ　Ｒ（５２）へ送ら
れる。ＣＦＲ（５２）の出力はＲＦＩＲＦＯ信号線（２
４）経由でＲＦ（９）へ、　Ａ　Ｉ信号線（２５）経由
でＡレジス９　（１０）。

ＢＴ信号線（２６）経由でＢレジスタ（１１）へ、ＡＦ
信号線（２７）経由でＡ　Ｌ　Ｕ　（１２）へ送られる
。まずＲＦ１＝Ｏ，ＡＩ＝Ｏ，ＢＩ＝ＯによりＲＦ　（
９）内のＲ１（３３）、　Ｒ２（３４）がＲＦ信号線（
３２）経由でＡレジスタ（１０）、　　Ｂレジスタ（１
１）へ読み出される。次にＡＦ＝＝１０によりＡレジス
タ（１０）とＢレジスタ（１１）の内容がＡ　Ｌ　Ｕ　
（１２）でＡ＋Ｂ→Ｃの演算がなされ、その結果がＣレ
ジスタ（１３）へ格納される。更にＲＦＯ＝１１により
Ｃレジスタ（１３）の内容がＲＦ　（９）にＲ３（３５
）として格納され。

命令Ｙ　［（Ｒ１＋Ｒ２→（Ｒ３）］の実行が完了する
。

以上のように制御フィールドが格納されたレジスタＣＦ
　Ｒ（５２）とＡ　Ｌ　Ｕ　（１２）や一連のレジスタ
は各信号線で直結されレジスタの各ビット内容により演
算回路が前もって定められた動作をし命令実行が完了す
る。これらの動作はすべて１マシンサイクルで実行でき
る。これによりパイプライン制御方式の良さである処理
能力の向上が図れる。

−命令実行後はＥ　Ｘ　Ｕ　（８）が使用可能な状態と
なり再びＱ　Ｒ（６）内のＣＦ　（５Ｇ）がＣＦ　Ｒ（
５２）へ送られ、この制御コードに基づいて演算回路が
命令を実行し、これら一連の作業が繰り返されプログラ
ムが実行されてい（。

なお上記実施例ではＣＦ　Ｒ（５２）のみで制御する方
式を示したが第２図に示すように従来のマイクロプログ
ラム制御方式と併用できるようにＣＦＲ出力線（５３）
、ＭＤＲ出力線（５４）をＯＲ回路（５５）によりマー
ジする制御方式とし、■マシンサイクルで実行できる簡
単な命令はＣＦによる制御、？Ｊｌ数マシマシンサイク
ル以上る複雑な命令はマイクロプログラム制御としても
良い。

また上記実施例では命令Ｙ　（（Ｒ１）＋（Ｒ２）→（
Ｒ３））について説明したが、他の演算でもよく。

その場合ＣＦ　（５０）のビットの内容を図３に定義さ
れた範囲内で任意に変更すればよく、上記実施例と同様
の効果をそうする。

また上記実施例では、ＣＦ（５Ｇ）を７ビツトで構成し
たがＣＰＵの機能に応じて任意のサイズで構成してよい
。

〔発明の効果〕

以上のように、この発明によれば、デコード情報により
直接演算制御が行えるように構成したので、マイクロプ
ログラムによる制御を省略することができ、性能向上と
装置が安価にできる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による中央処理装置を示す
構成図、第２図はこの発明の他の実施例を示す構成図、
第３図はＣＦのビット例の構成図。 第４図はマイクロプログラム例の構成図、第５図は従来
の中央処理装置を示す構成図である。 なお１図中、同一符号は同−又は相当部分を示す。 （１）・・・ＭＭ、（２）・・・ＩＰＵ、（３）・・・
ＩＲ，（４）・・・ＤＥ（５）・・・デコードキュー、
（６）・！・ＱＲ，（８）・・・ＥＸＵ（９）・・・Ｒ
Ｆ、（１０）・・・Ａレジスタ、　（１１）・・・Ｂレ
ジスタ、　（１２）・・・ＡＬｔＪ、　（１Ｋ）・・・
Ｃレジスタ、　（１７）・・・ＭＭ読出しデータ線、　
（１ｇ）・・・ＩＲ信号線、　（１９）・・・ＤＥ信号
線、　（２０）・・・デコードキュー信号線、　（２４
）・・・ＲＦ［ＲＦＯ信号線、　（２５）・Ａ　Ｉ信号
線、　（２６）・・・ＢＴ信号線、　（２７）・・・Ａ
Ｆ信号線、　（２８）・・・Ａレジスタ信号線、　（２
９）・・・Ｂレジスタ信号線、　（３Ｇ）・・・ＡＬＵ
信号線、　（３１）・・・Ｃレジスタ信号線、　（３２
）・・・ＲＦ信号線、　（５０）・・・制御フィールド
、　（５１）・・・ＣＦ信号線、　（５２）・・・ＣＦ
Ｒ，（５３）・・・ＣＦＲ出力線、　（５４）・・・Ｍ
ＤＲ出力線、　（５５）・・・ＯＲ回路第２図 Ｂ　：　吋芙ｎユニーｐ　ｌ（Ｅ　Ｘ　Ｕ　１２４−３
２・各（Ｖ■永 １６：データレソスタ（ＭＤＲ） ５５；オアｔｉ］路（ＯＲ） 手 続 補 正 食 （自発） １、事件の表示 特願昭 ８３−１９３９８０号 ２、発明の名称 中央処理装置 ３、補正をする者 五 補正の対象 補正の内容 口Ｊ 明細書第３頁第１行に「このマイクロプロダラム制御方
式の中でも」とあるのを「ところで」と訂正する。 以 上

Claims (1)

【特許請求の範囲】
1. 　コンピュータプログラムの実行にあたり、プログラム
   命令を解読するデコード手段と、論理演算を行う演算手
   段とが両者間に設けた、デコード結果を一時保管する格
   納手段を介して、一連の命令を実行してゆく中央処理装
   置において、上記のデコード手段が演算回路を制御する
   コードを生成することと、上記の格納手段がこの制御コ
   ードを保管することと、上記の演算手段が、この保管し
   た制御コードから論理演算を実行することを特徴とする
   中央処理装置。