JPH0242533A - レジスタ・ハザード制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パイプライン処理を行うマイクロプロセッサ
のレジスタハザード制御に関し、特にレジスタハザード
の回避制御に関する。

〔従来の技術〕

従来のハザード制御回路の説明に入る前に、本発明のハ
ザード制御回路が適用されるマイクロプロセッサの機能
および構成について説明する。

まず、前記マイクロプロセッサの構成を第５図に示す、
５０１は、バスからデータのリード／ライドを行なうバ
スインターフェース部（以後、ＥＣＵと呼ぶ。）である
。５０２は、先取りされた命令コードを保持するブリフ
ェッチ部（以後ＰＦＵと呼ぶ。）である。５０３は、ブ
リフェッチ部の命令を解読（以後、デコードと呼ぶ）す
るデコード部（以後ＩＤＵと呼ぶ。）である。５０４は
、命令デコード部の指示によりアドレス計算を行なうア
ドレス計算部（以後ＥＡＧと呼ぶ。）である、５０５は
、命令実行部（以後ＥＸＵと呼ぶ。）である。

各ユニットは、パイプラインで動作する。命令の実行の
流れに従って、各ユニットの関係を説明する。

まず、命令はＰＦＵによって先取りされ（以後ブリフェ
ッチと呼ぶ）、ＩＤＵの要求に従ってＩＤＵに送られる
。ＩＤＵは、その命令をデコードし、ＥＸＵとＥＡＧに
必要な情報を渡す、ＥＡＧにはメモリ・オペランドのア
ドレス計算に必要な情報を渡し、ＥＸＵには命令の処理
に関する情報を渡す。情報を受は取ったＥＡＧは、メモ
リ・オペランドのアドレス計算を行ない、ＢＣＵに対し
てメモリ・アクセス要求を出力する。ＥＣＵが、そのア
ドレスのデータ・アクセスを終了し、オペランド・デー
タがそろった時点で、ＥＸＵは命令の実行を開始する。

上述したマイクロプロセッサの各ユニットのうち、本発
明と関連のあるユニットであるＩＤＵ。

ＥＡＧ、ＥＸＵの内部構成図を第６図に示す。

ＩＤＵは、ＰＦＵによって先取りした命令コードをデコ
ードする６０１のデコーダと、その結果を格納する６０
２の命令デコードキューを有している。デコード結果の
情報は、２つの目的量こ使う。

１つは、メモリ・オペランドのアドレス計算に用いる情
報であり、ＥＡＧに渡して実際のオペランド・アドレス
の計算のために用いる。もう１つは、データの処理に関
する情報であり、ＥＸＵに渡して、ＥＸＵ内のＡＬＵな
どでのデータの処理に用いる。情報内容は、その命令が
処理するデータの位置（汎用レジスタやメモリ・オペラ
ンドの指定）や、加算、減算、論理和などの演算タイプ
を指定している。この情報は、前記命令デコードキュー
に格納され、順次ＥＸＵに渡される。

ＥＡＧは、複数のアドレス計算情報を蓄えるアドレス計
算レジスタ（Ｅ　Ａ　Ｔ　Ｒ）を有している。

アドレス計算情報として、ベース・アドレスを格納する
１０３のレジスタ（ｇＡＴＲｏ）、デスティネーション
・データを格納する６０６のレジスタ（ＥＡＴＲＩ）、
インデックス・データを格納スる６０７のレジスタ（Ｅ
ＡＴＲ２）がある。

ＥＡＴＲＯへのデータ転送は、ＩＤＵとＥＡＧ間を結ぶ
１０５のＢＡババスよって行われる。ＥＡＴＲにアドレ
ス情報が転送された後、アドレス計算の開始がＩＤＵの
指示によって行われる。このアドレス計算開始信号は、
第６図の１１６の信号であり、５ＴＥＡ信号と呼ぶ。

ＥＸＵは、汎用レジスタ、ＡＬＵ、いくつかの制御レジ
スタで構成されている。ＥＸＵ全体の制御は、６０３の
マイクロＲＯＭに存在するマイクロプログラムで行って
いる。ＥＸＵの基本的な命令処理シーケンスは、ＩＤＵ
の命令デコードキューの情報を受は取り、汎用レジスタ
からのデータのリード、実行、汎用レジスタへのデータ
のライトでひとつの命令の実行シーケンスを終了する。

データの流れを説明すると、１０２の汎用レジスタ（以
後ＧＲと呼ぶ）からリードしたデータは、１０４のＭＤ
ババス介して１０１のＡＬＵに転送され、ＡＬＵから出
力される演算結果は、ＭＤババス介して１０２０ＧＲに
転送される。

ＥＸＵは、命令の実行が終了すると６０８の命令実行終
了信号（ＥＮＤＭ）をＩＤＵに発行する。

しかし、最近のマイクロプロセッサの命令体系は、高級
言語の命令をサポートするようになり、この場合には、
先に示した基本シーケンス処理ではなく、複雑にマイク
ロプログラム処理を行っている。

また、上述の処理を行う各ユニ、）はパイプラインで動
作するため、次のような矛盾が発生する可能性がある。

ＩＤＵが現在デコードしている命令がメモリ・オペラン
ド・アクセスのある命令では、ＧＲの内容をベース・ア
ドレスとして使用する。そのとき、先行する命令（命令
デコードキューにある、または現在ＥＸＵで処理中であ
る）によって、ＩＤＵが読み出したいＧＲが変更される
場合がある。この矛盾をレジスタ・ハザードと呼ぶ。こ
のとき、ＩＤＵは、ＥＸＵで処理が終了するまで命令の
デコードを待ち合わせて、レジスタ・ハザードを回避す
る。レジスタ・ハザードの回避処理は、まずＩＤＵのデ
コーダによってレジスタ・ハザードが検出され、ＥＸＵ
の処理終了が通知されるまでそのレジスタの読み出しを
待ち合わせることによって行われる。

レジスタ・ハザードの回避処理における各ユニットの動
作を第４図を参照して説明する。

第４図は命令■■■■の処理を行う例である。

命令■は、デスティネーション・オペランドにレジスタ
が指定されている。命令■は、メモリ・オペランドが指
定されていて、そのベース・レジスタが命令■のレジス
タと同一である。命令■■のＩＤＵの処理は、先行する
命令に依存しない。

ＩＤＵは、命令■の処理においてレジスタ・ハザードを
検出し、命令■がＥＸＵで処理が終了するまで待ち合わ
せを行う。ＥＸＵでの処理が終了するとＩＤＵは、命令
■の処理を再開する。

では、本発明に関連した上述のレジスタ・ノーザード回
避処理において、従来のレジスタ・ハザード回避回路を
第１図に示す、１０１は３２ビツトのＡＬＵ、１０２は
３２個の３２ビツトのＧＲ，１０３は３２ビツトのＥＡ
ＴＲＯである。

従来例で示したアドレス計算レジスタのうち、本実施例
では、本発明に関連するＥＡＴＲＯのみを取り上げて説
明する。１０４は３２ビツトのＭＤババス１０５は３２
ビツトのＢＡババスある。また、１１２はＩＤＵが発行
するアドレス計算のための汎用レジスタの読み出し信号
（ＢＡＳＥＲＤ）、１１３はＢＡＳＥＲＤ信号で読み出
すレジスタ番号を指定する５ビツトの信号（ＧＲＮＵＭ
（４−０））であり、ＢＡＳＥＲＤ信号がアクティブな
期間有効である。６０８はＥＮＤＭ信号である。

また、７０１は、レジスタハザード検出制御回路であり
、ＩＤＵのデコーダからレジスタ・ノ＼ザードが検出さ
れたときアクティブになる１２０（’）ＲＨｚ信号と、
ＢＡＳＥＲＤ信号と、ＥＮＤＭ信号を入力として、ＥＸ
ＵのＧＲに対して７０２のＧＲＲＤ信号を出力する。Ｇ
ＲＲＤ信号は、ＲＨｚ信号がインアクティブなときは、
ＢＡＳＥＲＤ信号をそのまま出力し、ＲＨｚ信号がアク
ティブなときは、ＲＨ２信号がインアクティブになるま
で、つまりＧＲの値が確定するまでＧＲＲＤ信号をアク
ティブにしてＧＲの内容を読み出し続ける。

ＩＤＵは、デコード処理においてアドレス計算に使用す
るＧＲの読み出しを行う場合、ＧＲＮＵＭ（４−０）信
号で指定されたレジスタが先行する命令によってその内
容が書き換えられる可能性がある場合にレジスタ・ハザ
ードを検出する。ＩＤＵは、ＥＸＵに対してＧＲＲＤ信
号をアクティブにして、読み出しの待ち合わせを行う。

ＥＸＵは、命令デコードキューから命令を取り出して実
行を開始し、命令実行終了でＥＮＤＭ信号を発行する。

ＩＤＵは、待ち合わせを行っている命令、つまり、今後
先行する命令によって読み出したいレジスタの内容が変
更される可能性がなくなる命令の実行終了のＥＮＤＭ信
号が通知されると、ある一定期間後にＲＨｚ信号をイン
アクティブにしてレジスタ・ハザードを解除する。そし
て、指定されたＧＲの内容を読み出し、ＢＡババス介し
てＥＡＴＲＯへ転送する。一定期間後とは、ＥＮＤＭ信
号が出力されてから確実にＧＲへのデータの書き込みが
行われるまでの期間である。

この処理を第８図のタイミング・チャートに示す。

〔発明が解決しようとする課題〕

第４図で示したように、レジスタ・ハザードが発生する
と、ＩＤＵのデコードは停止し、ＥＸＵ。

ＥＡＧのＩＤＬＥ状態を招き、マイクロプロセッサのパ
イプライン処理が大きく乱れる。そのためレジスタ・ハ
ザードの解除は、より速く行われることが望まれる。

しかし、上述した従来例のように、レジスタ・ハザード
が発生すると、レジスタ・ハザードの発生を招いている
命令がＥＸＵにおいて処理が終了してからレジスタ・ハ
ザードが解除される。特に最近のマイクロプロセッサの
命令体系は、高級言語をサポートするようになり、ＥＸ
Ｕでの処理が複雑になってきている。そのため、ＥＸＵ
の処理において、演算結果がＧＲに書き込まれても処理
が継続するような場合がある。また１つの命令で複数゛
のレジスタを書き換える命令などもある。この場合には
、演算結果によって、レジスタ・ハザードの対象となる
ＧＲの内容が確定してもＥＸＵの実行が終了するまでの
レジスタ・ハザードは解除されない。

レジスタ・ハザードの処理は、ユニット間に渡る待ち合
わせであり、ＩＤＵはＥＸＵの処理が終了するまでのレ
ジスタ・ノ・ザードを解除できず、次のデコード処理に
移ることができない。また、ＥＡＧもそのＥ　Ａ　Ｔ　
ＲＯの内容が確定するまでオペランドのアドレス計算を
開始することができない。

このように、レジスタ・ハザードは、マイクロプロセッ
サのパイプライン処理を乱す最大の要因として挙げられ
、ハザードの発生は、より高速化が要求されているマイ
クロプロセッサのスピード・ネックにつながる。

〔課題を解決するための手段〕

パイプライン処理を行うマイクロプロセッサにおいて、 命令のオペランド・データを処理する演算器と、前記演
算器からの演算結果を保持する複数のレジスタと、 命令解読時に、オペランド・アドレス計算に使用する前
記レジスタの内容が先行する命令の実行結果に依存する
ことを検出するレジスタ・ハザード検出回路と、 前記演算器からの演算結果が書き込まれる前記レジスタ
のレジスタ番号とオペランドのアドレス計算に使用され
る前記レジスタのレジスタ番号とが一致しているか否か
を比較する比較器と、前記演算器からの演算結果または
前記レジスタが保持している内容とを選択する選択回路
と、前記選択回路から選択されたデータを保持する実効
アドレス計算レジスタとを具備し、前記命令解読時に、
前記レジスタ・ハザード検出回路において、オペランド
のアドレス計算に使用するレジスタをレジスタ・ハザー
ドとして検出し、前記比較器から一致が検出された場合
、前記選択回路によって前記演算器からの演算結果を前
記実効アドレス計算レジスタへ転送することを特徴とす
るレジスタ・ハザード制御回路を有している。さらに、
前記演算器および前記レジスタを用いてオペランド・デ
ータを処理する場合に、前記演算器から前記レジスタに
書き込まれる内容が無効なオペランドのアドレス計算用
データであることを検出する検出部を有し、前記コンパ
レータから一致が検出されても、前記検出部の指示によ
って、前記実効アドレス計算レジスタへの転送を待ち合
わせるように制御することを特徴とするレジスタ・ハザ
ード制御回路を構成することもできる。

このように、命令のデコード処理中アドレス計算のため
の汎用レジスタの読み出し時にレジスタ・ハザードが検
出された場合、先行する命令の実行がその処理時におい
てその汎用レジスタへの書き込みが行われると同時に、
アドレス計算レジスタへの書き込みが行われる。

〔実施例〕

次に、本発明を図面に基づいて説明する。

本発明が適用されるマイクロプロセッサの基本構成は、
すでに従来例のなかで説明したマイクロプロセッサと同
様である。

第１図は前記マイクロプロセッサの基本構成のうち本発
明の一実施例として用いられたレジスタ・ハザード制御
回路である。

１０１は３２ビツトのＡＬＵ、１０２は３２個の３２ビ
ットＧＲ，１０３は３２ビットＥＡＴＲＯ，１０４は３
２ビツトＭＤバス、１０５は３２ビツトＢＡバス、１０
６はＡＬＵとＢＡバス間に置かれ、ＢＡババス駆動する
ＡＬＵ用ＢＡバスドライバ、１０７はＯＲとＢＡバス間
に置かれ、ＢＡババス駆動するＧＲ用ＢＡバスドライバ
　１０８は、レジスタ・ハザード検出制御回路である。

１０９は、従来例と同じＥＮＤＭ信号である。１１０は
、ＡＬＵ用ＢＡバスドライバを駆動するよう指示するＡ
ＬＵＲＤＳＥＬ信号であり、１１１は、ＯＲ用ＢＡバス
ドライバを駆動するよう指示するＧＲＲＤＳＥＬ信号で
ある。両者ともレジスタ・ハザード検出制御回路から出
力される信号である。

１１２は、従来例と同じＢＡＳＥＲＤ信号であり、１１
３は、従来例と同じＧＲの番号を示すＧＲＮＵＭ信号で
ある。またレジスタ・ハザード検出制御回路に対する入
力信号として、従来例と同じＩＤＵのデコーダでレジス
タ・ハザードが検出されたことを通知する１２０のＲＨ
２信号と、ＲＨ２信号がアクティブとなった命令がＥＸ
Ｕで実行を開始されたことを通知する１１４のＲＨ２Ｆ
信号と、ＥＮＤＭ信号およびＢＡＳＥＲＤ信号がある。

レジスタ・ハザード検出制御回路は、ＧＲの読み出しで
ＢＡＳＥＲＤ信号をＥＸＵに通知するとき、ＲＨ２信号
がアクティブな場合には、ＲＨ２Ｆ信号がアクティブに
なったところでＡＬＵＲＤＳＥＬ信号をアクティブにす
る。ＲＨＺ　１．ｑ号がインアクティブな場合には、Ｇ
ＲＲＤＳＥＬ信号をアクティブにする。また、１１５は
、アドレス計算のための加算器であり、ＩＤＵから通知
される従来例と同じ１１６の５ＴＥＡ信号によってアド
レス計算が開始される。

次に、第１図のレジスタ・ハザード制御回路の動作説明
を行う。

まずは、通常の処理、つまり、レジスタ・ハザードが発
生していない場合について説明する。

ＩＤＵが一つの命令のデコード処理で、アドレス計算に
ＧＲを使用する場合、ＥＸＵのＧＲの読み出しを行う。

このとき、ＩＤＵは、ＧＲＮＵＭ信号と一緒にＥＸＵに
対してＧＲＲＤＳＥＬ信号を発行する。ＥＸＵは、指定
されたＧＲの内容なりＡバスに出力し、ＥＡＴＲＯにて
転送する。ＩＤＵは、ＥＡＴＲＯの内容がそろったとこ
ろで５ＴＥＡ信号を発行する。

一方、本発明のレジスタ・ハザード制御回路を採用して
のレジスタ・ハザード発生時の制御を説明する。

ＩＤＵは、ＧＲの読み出しでレジスタ・ハザードを検出
するとＥＸＵに対してＢＡＳＥＲＤ信号をアクティブに
して、読み出しの待ち合わせを行う。ＥＸＵは、命令デ
コードキューから命令を取り出し実行を開始し、命令実
行終了でＥＮＤＭ信号を発行する。ＩＤＵは、待ち合わ
せ、を行っている命令、つまり、今後先行する命令によ
って読み出したいレジスタの内容が変更される可能性が
なくなる命令の実行が開始されると、ＲＨ２Ｆ信号をセ
ットする。これによって、ＡＬＵＲＤＳＥＬ信号がアク
ティブになる。ＥＸＵからのＥＮＤＭ信号が通知される
と、ＡＬＵからの出力データがＢＡババス乗り、ＥＡＴ
ＲＯに転送される。同時にレジスタ・ハザードを解除し
て、ＩＤＵは、デコード処理を再開する。

第２図に、本実施例のレジスタ・ハザード制御回路のタ
イミングチャートを示す。

以上説明したように、レジスタ・ハザードが検出された
場合、ＥＡＴＲＯへの書き込みデータは、ＧＲから読み
出すのではなく、ＡＬＵから出力されるデータを直接書
き込んでいる。

上記実施例では、ＥＸＵの処理は、データのリード、実
行、データのライトの基本シーケンスで処理が終了する
命令に関する例であった。

−力木発明の第２実施例では、前実施例で説明した第１
図のレジスタ・ハザード制御回路を用いてＥＸＵの基本
シーケンスでは処理できない命令の処理について説明す
る。

１命令で６４ビツトのデータ処理を行う演算命令の場合
、ＥＸＵの処理シーケンスは、データのリード、実行、
下位のデータのライト、上位のデータのライトの４クロ
ツクで処理が終了する。

ライト・オペランドがレジスタの場合、２回に渡って出
力さり、２つのレジスタの書き込みが行われる。ＡＬＵ
から２回に渡って２つのレジスタのデータが出力される
。

この６４ビツト命令の実行によって書き換えられるレジ
スタのためにレジスタ・ハザードが検出された場合は、
実施例１のようにＥＮＤＭ信号だけでレジスタ・ハザー
ドを解除しては、ＡＬＵから出力さｈたどちらのデータ
においてショートパスの駆動を行うかを判定できない、
つまり、ＥＮＤＭ信号は、実行の終了、つまりライト・
オペランドの書き込み動作の１クロツク前に出力される
ためである。

そこで、実施例２で、６４ビツト処理の命令に対する本
発明のレジスタ・ハザード制御回路の動作を説明する。

まｆＩＤＵは、デコーダによる命令デコード処理におい
て６４ビツト処理命令であることを検出する。この情報
は６４ビツト処理命令がＥＸＵで実行が終了するまでデ
コーダ内に保持している。

ＩＤＵは、２つのＧＲを書き換える６４ビツト処理命令
をデコードした後、次の命令のデコードで６４ビツト処
理命令とのレジスタ・ハザードを検出する。

例えば、３２個のＧＲのうちＧＲＩとＧＲ２を書き換え
る命令であるとし、レジスタ・ハザードとなるレジスタ
をＧＲ２であるとする。ここでＩＤＵのデコーダから発
行するＲＨｚ信号は、６４ビツト処理命令によって書き
換えられるＧＲ２のレジスタ・ハザードが発生している
ことを認知している。ＩＤＵは、ＢＡＳＥＲＤ信号をア
クティブにした状態で待ち合わせを行い、ＥＸＵで６４
ビツト処理命令の実行が開始されると、ＲＨ２Ｆ信号を
セットする。これによって、ＡＬＵＲＤＳＥＬ信号がア
クティブになる。ＥＸＵからＥＮＤＭ信号が通知される
とＡＬＵは、まずＧＲＩのデータ、次にＧＲ２のデータ
のを出力する。ＩＤＵはＥＮＤＭ信号に対してＧＲ２の
データが出力されるままでＲＨｚ信号の解除を遅らせて
、ＡＬＵからＧＲ２のデータが出力されたときにＲＨｚ
信号を解除してＢＡババスそので一夕を乗せて、ＥＡＴ
ＲＯに転送する。つまり、’ＲＨｚ信号をいつ解除する
かによって、ＡＬＵの出力データのＥＡＴＲＯへの書き
込みの制御を行う。

第３図に、上述した実施例２のショートパス回路のタイ
ミングチャートを示す。

以上説明したように、ＢＸＵの本発明のショートパス回
路は、ＥＸＵの基本処理の命令だけでなく、基本シーケ
ンスでは処理が終了しない命令であることをＩＤＵのデ
コーダで検出し、レジスタ・ハザードの解除を制御する
ことによって実現することかできる。

第９図は前記マイクロプロセッサの基本構成のうち本発
明の第３の実施例として用いられたレジスタ・ハザード
制御回路である。

１１０１は３２ビ、トのＡＬＵ、１１０２は３２個の３
２ビ、トのＧＲ，１１０３は３２ピツ）ＥＡＴＲＯ１１
１０４は３２ビツトのＭＤババス１１０５は３２ビツト
ＢＡバス、１１０６はＡＬＵとＢＡバス間に置かれ、Ｂ
Ａババス駆動するＡＬＵ用ＢＡバスドライバ、１１０７
はＧＲとＥＡバス間に置かれ、ＢＡババス駆動するＧＲ
用ＢＡバスドライバである。１１０８は、ＡＬＵ用ＢＡ
バスドライバを駆動するかＧＲ用ＢＡバスドライバを駆
動するかを制御するバス制御回路である。また、１１０
９は汎用レジスタ番号のコンパレータであり、１１１７
のＥＸＵから出力されるＧＲ３ＥＬ（４−０）信号と、
１１１３のＩＤＵから出力されるＧＲＮＵＭ（４−０）
信号とを比較して一致した場合に１１１８のＧＲＭＡＴ
ＣＨ信号をアクティブにする。１１１９は、ＥＸＵの処
理で出力されるＧＲ３ＥＬ信号で示す汎用レジスタへの
書き込み信号（Ｇ　ＲＷ　Ｒ）である。１１１２は、従
来例と同じＢＡＳＥＲＤ信号であり、ＧＲＮＵＭ信号で
示す汎用レジスタの読み出し信号である。また、１１２
０は、従来例で述べたように、ＩＤＵのデコーダでレジ
スタ・ハザードが検出されたことを示すＲＨ２信号であ
り、１１１４は、ＲＨ２信号がアクティブになり、先行
する命令がＥＸＵで実行を開始したことを示すＲＨ２Ｆ
信号である。上述したＧＲＭＡＴＣＨ信号、ＧＲＷＲ信
号、ＢＡＳＥＲＤ信号、ＲＨ２信号およびＲＨｚＦ信号
は、バス制御回路への入力信号である。１１１Ｏは、Ａ
ＬＵ用ＢＡバスドライバを駆動するよう指示するＡＬＵ
ＲＤＳＥＬ信号であり、１１１１は、ＧＲ用ＢＡバスド
ライバを駆動するよう指示するＧＲＲＤＳＥＬ信号であ
る。両者ともバス制御回路から出力される信号である。

バス制御回路は、ＢＡＳＥ’ＲＤ信号がアクティブでか
つ、ＲＨ２信号およびＲＨｚＦ’信号がアクティブな場
合、つまり、よりＵが読み出したいレジスタ番号がレジ
スタハザードの発生で読み出しを待ち合わせている場合
、ＥＸＵのＧＲＷＲ信号が発行された時の書き込みのレ
ジスタ番号が一致していると、ＡＬＵＲＤＳＥＬ信号を
出力する。これ以外の場合、例えば、レジスタハザード
が発生していない場合や発生していてもレジスタ番号が
一致していない場合等では、Ｇ’ＲＲＤＳＥＬ信号を出
力する。また、１１１５は、アドレス計算のための加算
器であり、ＩＤＵから通知される従来例と同じ１１１６
の５ＴＥＡ信号によってアドレス計算が開始される。

次に、本しジス°り・ハザード制御回路の動作説明を行
う。

まずは、通常の処理、つまり、レジスタ・ノ１ザードが
発生していない場合について説明する。

ＩＤＵが、一つの命令のデコード処理で、アドレス計算
にＧＲを使用する場合には、ＥＸＵのＧＲを読み出す。

このとき、ＩＤＵは、ＧＲＮＵＭ信号と一緒にバス制御
回路に対してＢＡＳＥＲＤ信号を出力する。バス制御回
路は、レジスタノ・ザードが発生していないため、ＧＲ
ＲＤＳＥＬ信号を出力し、ＧＲＮＵＭ信号で指定したＧ
Ｒの内容がＢＡババス出力され、ＥＡＴＲＯに転送さｈ
る。

ＩＤＵは、ＥＡＴＲＯの内容がそろったところで５ＴＥ
Ａ信号を発行する。

一方、本発明のレジスタ・ハザード制御回路を採用して
のレジスタ・ハザード発生時の制御を説明する。

ＩＤＵは、ＧＲの読み出しでレジスタ・ハザードを検出
するとＲＨ２信号をアクティブにして、ＥＸＵに対して
ＢＡＳＥＲＤ信号を出力し、読み出しの待ち合わせを行
う。ＩＤＵは、ＥＸＵにおいて、待ち合わせを行ってい
る命令、つまり、今後先行する命令によって読み出した
いレジスタの内容が変更される可能性がなくなる命令の
実行が開始されると、ＲＨｚＦ信号をセットする。ＥＸ
Ｕは、その命令処理を開始し、ＡＬＵからの出力データ
をＭＤババス由でＧＲ８ＥＬ信号で指定したＧＲに書き
込む時に、ＧＲＷＲ信号をアクティブにする。同時に、
コンパレータに入力さｈているレジスタ番号が一致して
いると、ＡＬＵＲＤＳＥＬ信号がアクティブになる。こ
れで、ＡＬＵからの出力データがＢＡババス乗り、ＥＡ
ＴＲＯに転送される。同時にレジスタ・ハザードを解除
して、ＩＤＵは、デコード処理を再開する。

第１０図に、本実施例のレジスタ・）Ｓザード制御回路
のタイミングチャートを示す。

以上説明したように、レジスタ・ハザードが検出された
場合、ＥＡＴＲＯへの書き込みデータは、ＧＲから読み
出すのではなく、ＡＬＵから出力されるデータが直接書
き込まれる。またその書き込みはＧＲに書き込まれるの
と同時に行われる。

第９図の実施例で採用した命令は、命令実行処理におい
て１つのＧＲへの書かれるデータは常に求められるデー
タが書き込まれる例であった。

一方、第４の実施例では、第９図の実施例で説明したレ
ジスタ・ハザード制御回路を用いて、１つの命令処理内
でデスティネーションとなるＧＲがテンポラリ・レジス
タとして使用され、後に演算結果が書き込まれる場合の
処理について説明する。

このような命令の実行で書き換えられるレジスタによっ
てレジスタ・ハザードが検出された場合は、正しい演算
結果が揃ったところで実施例１で示したバス制御回路に
それを通知してＡＬＵ用バスドライバを駆動するよう制
御する。

では、本実施例として、このような命令処理に対する本
発明のレジスタ・ハザード制御回路の動作を説明する。

ＩＤＵは、この演算命令がＧＲを書き換えることをデコ
ードした後、次の命令のデコードでレジスタ・ハザード
を検出したとする。

ＩＤＵは、ＢＡＳＥＲＤ信号をアクティブにした状態で
待ち合わせを行い、ＥＸＵで除算命令の実行が開始され
ると、ＲＨｚＦ信号をセットする。

ＥＸＵは、命令処理上必要なテンポラリ・データをＧＲ
に書き込む。このとき、コンパレータのＧＲＭＡＴＣＨ
信号はアクティブになるが、ＥＸＵは、ＡＬＵＲＤＳＥ
Ｌ信号をマスクするＳＥＬＭＡＳＫ信号をバス制御回路
に対して出力し、ＡＬＵ用ＢＡバスドライバの駆動が行
われないようにする。その後、ＧＲに求めるＡＬＵから
の結果データが書き込まれると、それと同時にＳＥＬＭ
ＡＳＫ信号をインアクティブにしてＡＬＵ’ＲＤＳＥＬ
信号を出力し、ＡＬＵの出力データをＢＡババス乗せて
、ＥＡＴＲＯに転送する。

第１１図に、上述した実施例２のタイミングチャートを
示す。

以上説明したように、本発明のレジスタ・ハザード制御
回路は、ＥＸＵの命令処理中であってもレジスタ・ハザ
ードとなっているＧＲの内容の書換えがおこなわれた時
点で、ＩＤＵにおいてＧＲが読み出されレジスタ・ノ１
ザードが解除される。

さらに実施例２で示した命令のように、命令実行処理内
でＧＲがテンポラリ・レジスタとして使用され、同一な
ＧＲの書き込みが複数回行われる場合でもバス制御回路
に対して１つのマスク信号を通知することによって実現
することができる。

〔発明の効果〕

以上説明したように本発明は、レジスタ・ノ・ザードが
検出した場合、ＡＬＵからの演算結果をＭＤババス出力
すると同時に、ＢＡババスも出力することによって、汎
用レジスタへの書き込みと同時に実行アドレス計算レジ
スタの書き込みを行うことができる。さらに、書き込み
レジスタ番号とレジスタ・ハザードによる読み出し待ち
合わせレジスタ番号の比較を行うことによって、そのレ
ジスタに書き込まれた時点でＢＡババス出力することが
できる。つまり、ＥＸＵの処理において複数のＧＲを書
き換える命令でも、ＥＸＵの処理が終了するのを待たず
に書き込みが行われた時点でレジスタ・ハザードを解除
することができる。これによって、ＩＤＵのデコードの
再開やＥＡＧにおけるアドレス計算の開始も速くなり、
さらに、各ユニットのＩＤＬＥ状態となる時間を削減す
ることになる。

最近では、マイクロプロセッサの命令体系が高級言語サ
ポート指向にあり、１つの命令処理が複雑になってきて
いる。そのため、１命令の実行時間も長くなり、命令の
実行終了を待たずにレジスタの内容が確定したところで
レジスタ・ノーザードを解除することができる本発明が
より効果的である。

以上のことから、本発明は、パイプライン処理を行うマ
イクロプロセッサにおいてパイプライン動作を乱すレジ
スタ・ハザードをより速く解除することができ、マイク
ロプロセッサの性能向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は本
実施例のタイミング・チャート、第３図は第２実施例の
タイミング・チャート、第４図はレジスタ・ハザード回
避処理における各ユニットの動作、第５図はマイクロ・
プロセッサの構成図、第６図はＩＤＵ、ＥＸＵ、ＥＸＵ
の構成図、第７図は従来のレジスタ・ハザード解除回路
のブロック図、第８図は従来のタイミングチャート、第
９図は第３実施例のブロック図、第１０図は本実施例の
タイミングチャート、第１１図は第４実施例のブロック
図である。 代理人　弁理士　　内　原　　　晋 第 図 茅 図 半７ 圓

Claims (3)

【特許請求の範囲】
1. （１）命令を解読し、オペランドのアドレス計算に用い
   る情報とオペランド・データの処理に関する情報をつく
   り、また命令解読時に、オペランド・アドレス計算に使
   用する汎用レジスタの内容が先行する命令の実行結果に
   依存することをレジスタ・ハザードとして検出する命令
   デコーダと、前記命令デコーダの情報を用いて命令のオ
   ペランド・データを処理する演算器と、前記演算器から
   の出力データ等を保持する前記汎用レジスタを含む汎用
   レジスタ群と、オペランド・アドレスの計算を行うため
   の情報を保持する実効アドレス計算レジスタと、前記演
   算器に接続され、前記演算器からの出力データを前記実
   効アドレス計算レジスタに転送するための制御を行うア
   ドレス計算バスドライバと、前記アドレス計算バスドラ
   イバから前記実効アドレス計算レジスタへのデータ転送
   に用いるアドレス計算用バスと、前記レジスタ・ハザー
   ドが検出されたか否かによって前記アドレス計算バスド
   ライバの駆動を制御するレジスタ・ハザード検出制御回
   路とを具備し、前記命令デコーダの処理時に前記レジス
   タ・ハザードが検出された場合、命令の実行が終了して
   前記演算器から結果データが出力されると同時に、前記
   レジスタ・ハザード検出制御回路によって前記バスドラ
   イバを駆動し、前記アドレス計算用バスに転送し、前記
   実効アドレス計算レジスタへ書き込みを行うことを特徴
   とするレジスタ・ハザード制御回路。
2. （２）命令のオペランド・データを処理する演算器と、
   前記演算器からの演算結果を保持する複数のレジスタと
   、命令解読時に、オペランド・アドレス計算に使用する
   前記レジスタの内容が先行する命令の実行結果に依存す
   ることを検出するレジスタ・ハザード検出回路と、前記
   演算器からの演算結果が書き込まれる前記レジスタのレ
   ジスタ番号とオペランドとアドレス計算に使用される前
   記レジスタのレジスタ番号とが一致しているか否かを比
   較する比較器と、前記演算器からの演算結果または前記
   レジスタが保持している内容とを選択する選択回路と、
   前記選択回路から選択されたデータを保持する実効アド
   レス計算レジスタとを具備し、前記命令解読時に、前記
   レジスタ・ハザード検出回路において、オペランドのア
   ドレス計算に使用するレジスタをレジスタ・ハザードと
   して検出し、前記比較器から一致が検出された場合、前
   記選択回路によって前記演算器からの演算結果を前記実
   効アドレス計算レジスタへ転送することを特徴とするレ
   ジスタ・ハザード制御回路。
3. （３）特許請求の範囲第２項記載のレジスタ・ハザード
   制御回路を含むマイクロプロセッサにおいて、前記演算
   器および前記レジスタを用いてオペランド・データを処
   理する場合に、前記演算器から前記レジスタに書き込ま
   れる内容が無効なオペランドのアドレス計算用データで
   あることを検出する検出部を有し、前記コンパレータか
   ら一致が検出されても、前記検出部の指示によって、前
   記実効アドレス計算レジスタへの転送を待ち合わせるよ
   うに制御することを特徴とするレジスタ・ハザード制御
   回路。