JPH0242534A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、命令をパイプライン方式により実行処理す
るマイクロプロセッサに関し、特に、バイフプラインの
乱れを抑制して、性能を大幅に向上させることができる
マイクロプロセッサに関する。

（従来の技術） 近年、マイクロプロセッサにあっては、命令をパイプラ
イン方式より実行処理して、性能の向上を図っている。

このパイプライン方式における一般的なステージの構成
は、例えば「命令フェッチ→命令デコードー実効アドレ
ス計算→アドレス変換−オペランドリード（読出し）−
命令実行−オペランドライド（書込み）」となる（文献
「３２ビツト・マイクロプロセッサの全容一企業・戦略
・技術・市場動向」日経マグロウヒル社、ＰＰ。

１３７〜１３９）。

このようなパイプライン構成にあって、メモリオペラン
ドを有する高機能命令（Ｉｍ）は、実効アドレスの計算
及び実効アドレスから物理アドレスに変換を行うアドレ
ス変換のステージでの処理が必要となる。これに対して
、メモリオペランドのない基本命令（ＩＲ）では、上記
２つのステージでの処理は不要となる。

したがって、例えば命令のシーケンスが、Ｉｍ−＊　Ｉ
　Ｒ４Ｉ　ｍ　→Ｉ　Ｒ−＋　Ｉ　ＩＩ　ｎ　１　Ｈの
ような場合には、パイプラインの“流れ”は、第１２図
に示すようになる。なお、各ステージの処理は１サイク
ルで終了するものとし、命令（Ｉａ＋）のオペランドラ
イトをレジスタとして、実行ステージで完了するものと
する。また、第１２図において、Ｘ印はステージの動作
が休止状態であることを示している。

第１２図から明らかなように、実効アドレス計算のステ
ージ（ＯＡＧ）は、４サイクル目と６サイクル目におい
て休止状態であり、アドレス変換のステージ（ＭＭＵ）
は、５サイクル目と７サイクル目において休止状態とな
っている。

このことから、実効アドレス計算及びアドレス変換の各
ステージでの稼働率は、５０（％）となる。

一方、複雑な高機能命令セットを有するＣｌ５Ｃ（Ｃｏ
ｍｐｌｅｘ　　Ｉｎ５ｔｒｕｃｔｌｏｎ　　Ｓｅｔ　　
Ｃｏｍｐｕｔｅｒ　）型のマイクロプロセッサの場合に
は、実行のステージでの処理に数サイクルを必要とする
複雑な高機能命令（Ｉｃ　）がある。

このようなマイクロプロセッサにおいて、例えば命令シ
ーケンスが、Ｉ　ｃ　４１　Ｒ−ＩＩ　Ｒ→ＩＲ→Ｉｎ
のような場合は、パイプラインの流れが第１３図に示す
ようになる。なお、第１３図において、命令１ｃは、そ
の実行ステージでの処理に４サイクルかかるものとし、
Ｘ印は第１２図と同様とする。

このような場合には、命令１ｃの実行に４サイクルかか
るために、第１３図から明らかなように、所謂“パイプ
ラインの乱れ”が生じる。これにより、第１３図に示し
た例では、すべての命令の実行が第１３図の斜線で示し
た理想的なパイプラインの流れの中で終了せず、３サイ
クル分（１２サイクル目〜１４サイクル目）だけ処理が
長くかかっている。

また、高機能命令１ｃの実行に４サイクルかかるため、
実効アドレス計算（ＯＡＧ）　、アドレス変換（ＭＭＵ
）及びオペランドリード（ＯＦ）の各ステージにおいて
、休止状態が存在することになる。

（発明が解決しようとする課題） パイプライン処理を行うマイクロプロセッサにおいて、
メモリオペランドを有する高機能命令（１ｍ）とメモリ
オペランドρない基本命令（■Ｒ）がそれぞれ交互に実
行された場合には、乱れは生じない。しかし、第１２図
に示したように、実効アドレス計算及びアドレス変換の
ステージでの稼働率が低下するという問題が生じる。

また、実行ステージでの処理に数サイクルを必要とする
複雑な高機能命令（Ｉｃ）が実行される場合には、パイ
プラインの流れに乱れが生じる。

これにより、性能が低下するという問題があった。

さらに、このような場合にも、所定のステージでの稼働
率が低下することになる。

そこで、この発明は、上記問題に鑑みてなされたもので
あり、その目的とするところは、ステージの稼働率の低
下を防止するとともに、パイプラインの乱れを抑制して
、性能を大幅に向上させることのできるマイクロプロセ
ッサを提供することある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に従うマイクロプ
ロセッサは、デコードされた命令のうち同一の処理過程
を経て実行処理されるメモリオペランドを有する処理の
複雑な高機能命令をマイクロプログラム制御により実行
処理する第１の実行処理手段と、前記第１の種類の命令
と処理内容が異なるメモリオペランドを持たない基本命
令をハードワイヤード制御により実行処理する第２の実
行処理手段と、デコードされた命令をプログラムシーケ
ンスの順序で発行して、発行した命令を前記第１の実行
処理手段および前記第２の実行処理手段のどちらで実行
処理するかを選択決定し、前記第１の実行処理手段と前
記第２の実行処理手段を独立にしかも並行して動作させ
る制御手段とを有している。

そして、この発明に従うマイクロプロセッサは、さらに
、前記第１の実行処理手段あるいは前記第２の実行処理
手段により命令の実行が終了すると、前記第１の実行処
理手段あるいは前記第２の実行処理手段よりの実行結果
を直ちに書込むための第１の情報保持手段と、前記制御
手段のプログラムシーケンス順序に従って前記第１の実
行処理手段および前記第２の実行処理手段よりの実行結
果を順序正しく書込むための第２の情報保持手段と、前
記制御手段により発行された命令に関する情報及びプロ
グラムシーケンスにおける命令の実行／終了状態に関す
る情報を保持し、前記制御手段のプログラムシーケンス
順序に従って順序正しく前記第２の情報保持手段を更新
するための第３の情報保持手段とを有している。

（作用） 上記構成のマイクロプロセッサによれば、高機能命令と
基本命令を、それぞれ独立して実行処理するようにして
、高機能命令と基本命令が並行しであるいは同時に実行
処理されることを可能にしている。

また、制御手段によって発行された命令の実行を、第１
の情報保持手段の更新にしたがって開始するようにして
いる。さらに、メインルーチンからはずれたサブルーチ
ンが実行された後、プログラムシーケンスがメインルー
チンに戻った時に、実行開始の命令を第２の情報保持手
段の保持内容にしたがって決定するようにして、命令を
再実行できるようにしている。

また、発行された命令に関する情報及び命令の実行／終
了状態に関する情報にしたがって、第２の情報保持手段
の保持内容がプログラムシーケンス類に順序正しく更新
されるようにしている。

（実施例） 以下図面を用いてこの発明の詳細な説明する。

第１図は、この発明を実施したマイクロプロセッサの内
部全体の構成を示すブロック図である。

このマイクロプロセッサは、主記憶からの命令データの
フェッチを行う命令フェッチユニット（ＩＦＵ）１と、
上記命令フェッチユニット１よりの命令データの解読を
行うためのデコードユニット（ＤＣＵ）２と、上記デコ
ードユニット２から送られてきた命令情報をその種類す
なわち、メモリオペランドを持たない基本命令およびメ
モリオペランドを持つ基本命令ないしは処理の複雑な高
機能命令に従って発行するための命令発行ユニット（Ｉ
ＩＵ）３と、命令の実行を上記種類に従ってハードワイ
ヤード制御またはマイクロプログラム制御で行うための
命令実行ユニット（ＥＸＵ）４と、メモリオペランドの
アドレスを生成するためのメモリ管理ユニット（ＭＭＵ
）５と、オペランドデータを管理するためのキャッシュ
制御ユニット（ＣＣＵ）６と、上記マイクロプロセッサ
と外部とのデータ入出力を制御するための入出力部（Ｉ
ｌｏ）７とを有している。

上記命令フェッチユニット（ＩＦＵ）１は、主記憶上の
命令データ群の一部のコピーを保持する命令キャッシュ
・メモリ（Ｉ　ｎ５ｔｒｕｃｔｌｏｎ　　Ｃａｃｈｅ）
８や命令キャッシュ・メモリ８への主記憶からの命令デ
ータのフェッチ等の制御を行うブリフェッチ制御回路（
Ｐ　ｒｅｆｅｔｃｈｅｒ　）　９等から構成されるもの
で、従来と同様のものである。

上記デコードユニット（ＤＣＵ）２は、命令コードの解
読を行う命令デコーダ（Ｄｅｃｏｄｅｒ）　１０やデコ
ードした結果の命令情報を複数個、−時的に保持するデ
コード済命令ループバッファ（Ｄ　ｅｃｏｄｅｄ　　Ｉ
　ｎ５ｔｒｕｅｔｉｏｎ　　Ｌｏｏｐ　Ｂｕｆｆｅｒ　
）　１１等から構成される。本実施例ではデコードした
命令情報をデコード済命令ループバッファ１１から一度
（１サイクル）に２命令分読みだし、命令発行ユニット
（ＩＩＵ）３に転送てきる構成となっている。

ただし本発明には、デコード済命令ループバッファ１１
や一度に２命令分読みだす機能は必ずしも必要ではない
。

上記命令発行ユニット（ＩＩＵ）３は、上記デコードユ
ニット２から送られてきた命令情報を、上記種類にした
がって、命令実行ユニット（ＥＸＵ）４ないしメモリ管
理ユニット（ＭＭＵ）５に対して発行する命令発行制御
回路（Ｉ　ｎ５ｔｒｕｃｔｉｏｒｌＩ　５ｓｕｅ　　Ｌ
　ｏｇｉｃ）　１２や汎用レジスタ値を保持するカレン
トファイル（Ｃｕｒｒｅｎｔ　　Ｆｉｌｅ）　１３゜フ
ユーチ＋７ｙイル（Ｆ　ｕｔｕｒｅ　Ｆ　ｉｌｅ　）　
１４、およびリオーダ−バッフｙ　（Ｒｅｏｒｄｅｒ　
　Ｂ　ｕ「ｒｅｒ　）１５等から構成される。

上記命令発行制御回路（Ｉ　ＩＬ）１２は通常のバイブ
ライン処理を行なうマイクロプロセッサがもつバイブラ
イン制御回路の機能（ハザードの検出などを行ない、各
バイブライン・ステージの状態制御を行なう）のほかに
、上記送られてきた命令情報が、メモリオペランドを持
たない基本命令であるかメモリオペランドを持つ基本命
令ある（は処理の複雑な高機能命令であるかを選択決定
し、後述する複数の命令実行部において上記各命令が並
行して実行される様に制御する機能、後述する複数の命
令実行部でプログラムシーケンス類とは異って終了する
命令実行結果の情報をプログラムシーケンス類に戻すた
めリオーダ−バッファ１５の制御（情報設定／解除）を
行なう機能を有する。

上記カレントファイル１３はプログラムシーケンス類に
従って更新されるが、ツユ−チャフアイル１４はプログ
ラムシーケンス類とは無関係に後述する命令実行ユニッ
ト（ＥＸＵ）４で実行終了後、その実行結果によってた
だちに更新される。上記リオーダ−バッファ１５は命令
実行ユニット（ＥＸＵ）４の複数の命令実行部でプログ
ラムシーケンス類とは異って終了する命令実行結果の情
報を一時保持し、プログラムシーケンス類にカレントフ
ァイル１３を更新するためのバッファである。

すなわち、上記基本命令と高機能命令とは実行に要する
サイクルが異なり、ここでは、実行に要するサイクルが
異なる命令をそれぞれに対応した命令実行部で実行する
ようにしているため、プログラムシーケンスの順序で発
行される命令は、そ実行が必ずしもプログラムのシーケ
ンスの順序にしたがって終了するとは必らず、順序が逆
転することがある。

したがって、リオーダバッファ１５は、プログラムシー
ケンスの順序でカレントファイル１３の中のレジスタの
内容を更新して、上記の逆転した順序をプログラムシー
ケンスの順序に戻すようにしている。すなわち、Ｏｕｔ
　ｏｒｏｒｄｅｒで終了した命令をＲｅｏｒｄｅｒする
働きをする。

これにより、割込み等のメインルーチンからはずれたプ
ログラムが実行された場合には、カレントファイル１３
の内容を参照することにより、命令を再実行することが
可能となる。

また、上記命令発行ユニット（ＩＩＵ）３は、分岐命令
の高速実行を行うための分岐予測回路（Ｂ　ｒａｎｃｈ
　Ｐ　ｒｅｄｌｃｔｌｏｎ　Ｌ　ｏｇｌｃ）　　１６等
も有する。

上記命令発行制御回路１２、カレントファイル１３、ツ
ユ−チャフアイル１４、およびリオーダ−バッファ１５
は本発明の目的を達成するために必要な構成要件である
。ただし、リオーダ−バッファ１５を用いないで本発明
の目的を達成する方法もあり、それについては他の実施
例ということで後述する。また上記カレントファイル１
３とツユ−チャフアイル１４は物理的には必ずしも別の
ものではなくても良く、ひとつのレジスタファイルを２
つの部分に分けた場合の一方と他方でも良く、それにつ
いても他の実施例ということで後述する。

上記命令実行ユニット（ＥＸＵ）４は、命令の実行をハ
ードワイヤー制御またはマイクロプログラム制御で並行
して行なうユニットである。この実施例では、メモリオ
ペランドを持たない基本命・令（比較・転送命令・算術
・論理演算命令など）をハードワイヤード制御で行なう
基本命令実行部（Ｓ　ｉｍｐｌｅ　Ｅｘｅｃｕｔｉｏｎ
　　ｐｒｏｃｅｓｓｏｒ　）　１７、メモリオペランド
を持つ基本命令や処理の複雑な高機能命令をマイクロプ
ログラム制御で実行する命令実行部（Ｉ　ｎｔｅｇｅｒ
　　Ｅ　ｘｅｃｕｔｉｏｎ　　Ｐ　ｒｏｃｅｓｓｏｒ）
　１８、および浮動小数点演算命令を実行する浮動小数
点実行部（Ｆ　ｌｏａｔｌｎｇ　Ｅ　ｘｅｃｕｔｌｏｎ
　　Ｐ　ｒｏｃｅｓｓｏｒ）１９の３つの実行部から構
成される。

なお本発明は、命令の種類に対応した複数の命令実行部
を持つことが特徴であり、必ずしも３つの実行部から構
成されなくても良い。また本発明の変形として、メモリ
オペランドを持たない基本命令の実行部とオペランドの
実効アドレス計算を行なう部分を共通化した構成も考え
られる。

上記メモリ管理ユニット（ＭＭＵ）５は、メモリオペラ
ンドの実効アドレスを生成する実効アドレス生成部（Ｏ
ｐｅｒａｎｄ　　Ａ　ｄｄｒｅｓｓ　　Ｇ　ｅｎｅｒａ
ｔｏｒ）２０、実効アドレス（論理アドレス）を物理ア
ドレスに変換するアドレス変換バッファ（Ｔ　ｒａｎｓ
ｌａｔｉｏｎ　　Ｌｏｏｋａｓｌｄｅ　　Ｂｕｆｆｅｒ
　）　２１、メモリ保護のチエツクを行う保護チエツク
回路（Ｐ　ｒｏｔｅｃｔｉ。

ｎ　Ｌｏｇｉｃ）　２２等から構成されるもので、従来
と同様のものである。

上記キャッシュ制御ユニット（ＣＣＵ）６は、主記憶上
のオペランド群の一部のコピーを保持す６ｙ’−９＊＋
ッシュ−メモリ（Ｄ　ａｔａ　Ｃａｃｈｅ）　２３や書
き込みオペランドデータを一時保持するストア・バッフ
ｙ　（Ｓ　ｔｏｒｅ　　Ｂ　ｕｆｆｅｒ　）　２４等か
ら構成されるもので、従来と同様のものである。

上記入出力部（Ｉｌｏ）７は、マイクロプロセッサと外
部とのデータ人出力を制御する部分でドライバ／レシー
バ（Ｄ　ｒｉｖｅｒ　／　Ｒｅｃｅｌｖｅｒ　）　２５
やバス制御部（Ｂｕｓ　　Ｃｏｎｔｒｏｌ）　２６等か
ら構成されるもので、従来と同様のものである。

第２図は、第１図に示したマイクロプロセッサの内部ブ
ロックにおいて本発明に特に関連する要部ブロックを示
したものである。

第２図において、バスは２重線で示し、データ線は直線
で示しており、制御線は省略している。。

そして、第２図における各ブロックの内部をさらに詳細
に示すと第３図の如くになる。

第３図において、前記命令発行制御回路（ＩＩＬ）１２
は、パイプラインの各ステージで実行中の命令に関する
情報を保持するパイプライン・レジスタ（，０ＡＧＲ３
０、ＭＭＵＲ３１、ＣＣＵＲ３２、夏ＥＰＲ３３および
５ＥＰＲ３４）と、それらの情報を元にパイプラインの
流れを制御するコントロール回路（Ｃｏｎｔｒｏｌ）　
３５から構成される。パイプラインの流れについては第
７図、第８図を参照して後述する。コントロール回路３
５はまたリオーダバッファＲＢ１５の制御（データの登
録・削除等）も行う。

本実施例では前記命令発行制御回路１２は、１サイクル
で２命令分の情報をデコードユニット２のデコード済命
令ループバッファ（ＤＩＬＢ）１１から受けることがで
きる。（ただしそのうち１つはメモリ・オペランドを持
たない基本命令。）ＳＥＰＲ３４は現在基本命令実行部
１７で実行中の命令に関する情報を保持するレジスタで
ある。

０ＡＧＲ３０は現在０ＡＧ２０で実効アドレス計算中の
命令に関する情報を保持するレジスタである。

ＭＭＵＲ３１は現在ＭＭＵ５でアドレス変換中の命令に
関する情報を保持するレジスタである。

ＣＣＵＲ３２は現在ＣＣＵ６でメモリ・アクセス（オペ
ランドリード）中の命令に関する情報を保持するレジス
タである。

Ｉ　ＥＰＲ３３は現在ＩＥＰ１８で実行中の命令に関す
る情報を保持するレジスタである。

なおオペランド・ライトに関する情報は、ＣＣＵ６のス
トアバッファ２４に保持されるためｌｌＬ１２にはオペ
ランド・ライトに関する情報を保持するレジスタは存在
しない。

ｌｌＬ１２の詳細ブロックは第４図参照。

基本命令実行部（ＳＥＰ）１７はメモリ・オペランドを
持たない基本命令をハードワイヤー制御で実行する為の
演算器（Ａｄｄｅｒ）　３６を持つブロックである。演
算器３６はｌｌＬ１２中の５ＥＰＲ３４によって直接制
御される。

高機能命令実行部（ＩＥＰ）１８は、高機能命令をマイ
クロプログラム制御で実行するための演算器（ＡＬＵ３
７、Ｂ　ａｒｒｅｌ　Ｓ　ｈｌｆｔｅｒ３８、Ｍ　ｕｌ
ｔ］ｐＨｅｒ３９　）および、マイクロプログラムを保
持するμＲＯＭ４０およびシーケンサから構成−される
。

ＲＡＬ４１はμＲＯＭ４０のアドレスを保持するための
レジスタ、ＭＩＲ４２はマイクロ命令を保持するための
レジスタ、Ｅ　ｒｒＡ　ｄｒ４３はエラー発生時のμＲ
ＯＭ４０のアドレスを保持するためのレジスタである。

また５ＥＬ４４はＲＡＬ４１、ＥｒｒＡ　ｄｒ４３およ
びｌｌＬ１２のＣＣＵＲ３２のｏｐフィールド８８に保
持されている値（次にＩＥＰＩ８で実行する命令の先頭
マイクロ命令のアドレス）のうちの一つを選択するため
のセレクタである。

実行アドレス生成部（ＯＡＧ）２０は、メモリ・オペラ
ンドの実効アドレスを算出するための加算器（Ａ　ｄｄ
ｒｅｓｓ　　Ｇ　ｅｎｅｒａｔｏｒ）　４７から構成さ
れる。

メモリ管理ユニット（ＭＭＵ）５は、論理アドレス（実
効アドレス）を物理アドレスに変換するためのアドレス
対を保持するアドレス変換バッフｙ　　　（Ｔｒａｎｓ
ｌａｔｉｏｎ　　　　Ｌｏｏｋａｓｌｄｅ　　　　Ｂｕ
ｆｆｅｒ　　　：　　Ｔ　　ＬＢ）２１およびメモリ・
アクセス権をチエツクするためのアクセス権チエツク回
路（Ｐ　ｒｏｔｅｃｔｉｏｎＬｏｇｉｃ）２２から構成
される。

キャッシュ制御ユニット（ＣＣＵ）６は、メイン・メモ
リのデータの一部のコピーを保持するデータ・キャッシ
ュ（Ｃａｃｈｅ）　２３およびライト・データの情報を
一時的に保持するストア・バッフｙ　（Ｓｔｏｒｅ　　
Ｂｕｆｆｅｒ　）　２４より構成される。データ・キャ
ッシュ２３はデータを保持するデータ部（ＤＡＴＡ）４
８とアドレスや属性を保持するタグ部（ＴＡＧ）４９か
ら成る。またストア・バッファ２４もデータを保持する
データ部（ＤＡＴＡ）５０とアドレスを保持するアドレ
ス部（ＡＤＤＲＥＳＳ）５１より成る。１ＥＰ１８より
送られてきたライト・データはいったんストア・バッフ
ァ２４に格納され、その後データ・キャッシュ２３およ
び主記憶に書き込まれる。

第４図は、第３図中のｌｌＬ１２、ＲＢ１５、ＣＦ１３
、ＦＦ１４の部分の詳細図である。

ＤＣＵ２のデコード済命令ループバッファ１１から送ら
れてきた命令の情報は、５ＥＰＲ３４または０ＡＧＲ３
０に格納される。５ＥＰＲ３４にはメモリ・オペランド
をもたない基本命令の情報のみ格納することができる。

一方０ＡＧＲ３０には全ての命令の情報を格納すること
ができる。

５ＥＰＲ３４は次のフィールドから構成される。

０Ｐ６０・・・基本命令の種類を示しく比較、転送、加
算など）、ＳＥＰの演算器の機能を制御する。

Ｒ／１６１・・・ソース・オペランドがレジスタかイミ
ディエイト・データかを区別する。

＃５ｒｃ６２・・・ソース・オペランドのレジスタ番号
を指定する。

＃ｄｅｓｔ６３・・・デスティネーション・オペランド
のレジスタ番号を指定する。

Ｉ　ｍｍ６４・・・イミディエイト・データ。

ＰＣ６５・・・命令の先頭アドレス Ｖ６６・・・有効ビット ０ＡＧＲ３０は次のフィールドから構成される。

０Ｐ６７・・・命令の種類を示す。

Ｒ／Ｍ１６ｇ・・・ソース・オペランドがレジスタかメ
モリかを区別する。

＃５ｒｃ６９・・・ソース・オペランドのレジスタ番号
を指定する。

Ｒ／Ｍ７０・・・デスティネーション・オペランドがレ
ジスタかメモリかを区別する。

＃ｄｅｓｔ７１・・・デスティネーション・オペランド
が・レジスタかメモリかを区別する。

Ｉｕｓ７２・・・イミディエイト・データ。

Ａａ＋ｏｄｅ７３・・・メモリ・オペランドのアドレッ
シング・モードを指定する。

Ａｒｅｇ７４・・・メモリ・オペランドのアドレッシン
グ・モードで使用するレジスタ番号を指定する。

Ｄｌｓｐ７５・・・メモリ・オペランドのアドレッシン
グ・モードで使用するディスプレースメント。

Ｅｘ、７６・・・その他。

ＰＣ７７・・・命令の先頭アドレス。

Ｖ７８・・・有効ビット。

ＱＡＧＲ３０に格納された命令の情報は、命令がパイプ
ラインの各ステージでの処理が進むにつれて、０ＡＧＲ
３０−−＞ＭＭＵＲ３１−−＞ＣＣＵＲ３２−−＞　Ｉ
　ＥＰＲ３Ｂと転送される。

０ＡＧＲ３０−−＞ＭＭＵＲ３１では、０ＡＧ２０で、
Ａａ＋ｏｄｅ７３、Ａｒｅｇ７４、Ｄｉｓｐ７５の情報
に基づいて実効アドレス（論理アドレス）の計算が行わ
れる。

ＭＭＵＲ３１関雪＞ＣＣＵＲ３２では、ＭＭＵ５で、論
理アドレスが物理アドレスに変換される。

またメモリ・アクセス権のチエツクが行われる。

ＣＣＵＲ３２−−＞ＩＥＰＲ３３では、ＯＰフィールド
８８で、μＲＯＭ４０のアクセス（命令を実行する先頭
マイクロ命令の読みだし）が行われる。

図中の制御回路（Ｃｏｎｔｒｏｌ）　３５は、５ＥＰＲ
３４，０ＡＧＲ３０、ＭＭＵＲ３１、ＣＣＵＲ３２、Ｉ
ＥＰＲ３３に保持されている命令の情報および、以下の
信号を入力してパイプラインの状態制御、ハザード検出
、リオーダ・バッファ（ＲＢ）１５の制御信号を生成す
る回路である。制御回路３５の詳細については第５図、
第６図を参照して後述する。

ストアバッファ・ビジー信号（Ｓ　ｔｏｒｅ　　Ｂ　ｕ
ｒｒｅｒＢｕｓｙ）１０２ μプログラム終了信号（μＥＮＤ）１０３キヤツシユ・
ミス信号（Ｃａｃｈｅ　ｎ＋１ｓｓ）　１０４μ命令で
のＧＲへのライト信号（μｍｖ　−ＧＲ）カレント・フ
ァイル（ＣＦ）１３はプログラムシーケンス類に従って
更新される汎用レジスタ値を保持するレジスタ・ファイ
ルであり、ツユ−チャ・ファイル（ＦＦ）１４は５ＥＰ
１７／ＩＥＰ１８での命令終了によりただちに更新され
る汎用レジスタ値を保持するレジスタ・ファイルである
。

リオーダ・バッファ（ＲＢ）１５は、５ＥＰＩ７とＩＥ
Ｐ１８の２つの命令実行部でプログラムシーケンス類と
は異なって終了する命令実行結果を一時保持し、プログ
ラムシーケンス類にＣＦＩ３を更新するためのバッファ
である。本実施例ではＲＢ１５は８エントリであり、以
下のフィールドから構成される。

Ｓ　ｔａｔｅ　　１０６・・・エントリの有効／無効お
よび実行中／実行終了を示す。

Ｒ／Ｍ　１０７・・・命令のデスティネーションがレジ
スタかメモリかを示す。

＃　ｄｅｓｔ　　１０８・・・デスティネーションがレ
ジスタの場合のレジスタ番号を示す。

Ｒｅ５ｕｌｔ　１０９・・・命令の実行結果を保持する
。

ＦｌｇｌｌＯ・・・命令の実行結果のフラグを保持する
。

Ｅ　ｒｒｏｒ　　１１１・・・命令の実行結果てエラー
があった場合のエラー情報を示す。

ＰＣ１１２・・・命令の先頭アドレス。

ＲＢ１５への情報の登録は、５ＥＰＲ３４に保持されて
いる命令が５ＥＰ３４て実行されるタイミングないしは
、０ＡＧＲ３０に保持されている命令がＭＭＵＲ３１に
転送されるタイミングで行われる。図中のｔａｉｌ　　
１１　Ｂ、ｈｅａｄｌ１４は各々ＲＢ１５に登録された
最も新しい命令情報を保持するエントリ＋１、および最
も旧い命令情報を保持するエントリをポイントするレジ
スタである。

ＲＢ１５へは１サイクルでｔａｉｌ　　１１３がポイン
トするエントリおよびｔａｉｌ＋　１がポイントするエ
ントリに２命令分の情報を同時に登録できる。またＲＢ
１５からは、ｈｅａｄｌ１４がポイントするエントリの
Ｓ　ｔａｔｅ　　１０６が実行終了状態であれば、その
エントリのＲｅ５ｕｌｔ　１０９、ＦｌｇｌｌＯに保持
されている実行結果にしたがってＣＦＩ３およびＦ１ｇ
レジスタ１１５の値が更新される。

またＥｒｒｏｒ　　１１１にエラー情報がある場合には
、μプログラム、シーケンス制御部にエラー信号を発生
し、エラー処理のμプログラム・ルーチンを起動する。

ＲＢ１５からのデータ読み出しは１サイクルで最大１命
令分行うことができる。

ＲＢ１５へ命令情報を登録した時にはｔａｉｌ　　１１
３は＋１ないし＋２カウントアツプされる。またＲＢ１
５のデータ読みだしが行われたときはｈｅａｄｌ１４は
一１カウントダウンされる。

第５図は、第４図中の制御回路１３５の内部ブロックを
しめしたものである。制御回路１３５は、パイプライン
・レジスタのレジスタに関する情報を基にハザード・チ
エツクを行う部分と、パイプライン・レジスタの有効信
号、ハザード・チエツク信号等を基にパイプラインの状
態制御を行う状態制御回路（Ｓ　ｔａｔｅ　　Ｃｏｎｔ
ｒｏｌ　　Ｃ１ｒｃｕｉｔ）　１２０から構成される。

図中のハーザード　Ｆ／Ｆ　１２１は、１６ビツトのレ
ジスタで、パイプライン・レジスタ（ＭＭＵＲ３１、Ｃ
ＣＵＲ３２、ＩＥＰＲ３３）の命令が汎用レジスタに結
果を書き込むとき、対応するビットに１がセットされて
いて、この情報を基にハザード検出を行う。ハザード　
Ｆ／Ｆ　１２１は、０ＡＧＲ３ＱのＲ／Ｍ７０、＃ｄｅ
ｓｔ７１をデコーダ　１２４でデコードした結果でセッ
トされ、ＩＥＰＲ３３のＲ／Ｍ９７、＃ｄｅｓｔ９８を
デコーダ１２７でデコードした結果でリセットされる。

５ＥＰＲ３４に保持されている命令が５ＥＰＩ７で実行
できる条件は、ソース／ディスティネーションに使用す
るレジスタともに書き変わる可能性がないときである。

（すなわちハザード　Ｆ／Ｆ１２１の対応するビットに
１がたっていないとき）この条件の検出は、デコーダ　
１２２、デコーダ　１２３で５ＥＰＲ３４のＲ／　Ｉ　
６１、＃ｓ「ｃ６２および＃　ｄｅｓｔ６３をデコード
した結果とハザード　Ｆ／Ｆ　１２１値とを比較回路Ｃ
ＭＰ　１１２８、ＣＭＰ２　１２９で比較しその結果の
ＯＲ出力信号（ハザード（ＳＥＰ）＞１３３で行う。

この条件が満足されるときハザード（ＳＥＰ）１３３が
０となり、満足されないときはハザード（ＳＥＰ）１３
３が１となる。

同様にして０ＡＧＲ３０のＡｍｏｄｅ７Ｂ、Ａ　ｒｅｇ
７４をデコーダ４１２５でデコードした結果とハザード
　Ｆ／Ｆ　１２１の値を比較回路ＣＭＰ　３１３０で比
較し、その出力信号（ｈａｚａｒｄ　（ＯＡＧ））１３
４が０のとき０ＡＧ２０で実効アドレスの計算が可能と
なる。

またＣＣＵＲ３２のＲ／Ｍ８９、＃５ｒｅ９０をデコー
ダ５１２６でデコードした結果とハザード　Ｆ／Ｆ　１
２１の値とを比較回路ＣＭＰ４　１３１で比較し、その
出力信号（ハザード（ＣＣＵ））１３５が０のときソー
ス・オペランド（レジスタ）の読み出しが可能となる。

状態制御回路（Ｓ　ｔａｔｅ　　Ｃｏｎｔｒｏｌ　　Ｃ
１ｒｃｕｉｔ）１２０は、上でのべた３つのハザード信
号（ｈａｚａｒｄ（ＳＥＰ）１３３、ｈａｚａｒｄ　（
ＯＡ　Ｇ）　１３４、ｈａｚａｒｄ　（ＣＣＵ）　１３
５）　、パイプライン・レジスタノ有効信号（Ｖ　（Ｉ
ＥＰ）１０１、Ｖ（ＣＣＵ）９６、Ｖ　（ＭＭＵ）８７
、Ｖ　（ＯＡＧ）７８）やレジスタ／メモリ信号（Ｒ／
Ｍ　（ＩＥＰ）９７、Ｒ／Ｍｌ　（ＭＭＵ）８９、Ｒ／
Ｍ２　（ＭＭＵ）９１）およびｌｌＬ１２外部からの信
号（ストア・バッファビジー信号１０２、μＥＮＤ　１
０３、Ｃａｃｈｅ　ｍ１ｓｓ　１０４、μｍｖ−ＧＲ１
０５）を入力して、パイプラインの状態制御を行う以下
の信号を出力する。

５ＥＰ−１３６・・・５ＥＰＨに保持されている命令が
ＳＥＰで実行可能なとき１になる。

ＯＡＧ−ＭＭＵｌ　３７・・・０ＡＧＲに保持されてい
る命令が次サイクルでＭＭＵＲに進めるとき１になる。

ＭＭＵ−ＣＣＵ１３８・・・ＭＭＵＲに保持されている
命令が次サイクルでＣＣＵＨに進めるとき１になる。

ＣＣＵ−ＩＥＰ１３９・・・ＣＣＵＲに保持されている
命令が次サイクルでＩＥＰＨに進めるとき１になる。

ＩＥＰ−３Ｂ１４０・・・ＩＥＰＲに保持されている命
令が次サイクルでストアバッファに情報を転送゛すると
き１になる。

第６図は、第５図中のステートコントロール回路の具体
的な回路例である。

次に、第１図を参照して上記、本発明に従うマイクロプ
ロセッサのパイプライン処理動作の概略について説明す
る。

すなわち、パイプライン処理動作の概略は以下の様にな
る。

（以下余白） （１）ＩＦ（命令フェッチ）ステージ ＩＦＵにおいて、命令キャッシュメモリ８からの命令の
フェッチを行うステージ。

（２）ＩＤ（命令デコード）ステ゛−ジＤＣＵにおいて
、命令デコーダ１０で命令のデコードを行い、内部命令
フォーマットに変換する。

なお内部命令フォーマットに変換された命令はデコード
済命令ループバッファ１１に格納される。

そして、内部命令フォーマットはメモリ・オペランドを
持たない基本命令とメモリ・オペランドを持つ基本命令
ないしは高機能命令の２種類あり、命令発行制御回路（
、ＩＩＬ）１２によってそれぞれ発行される。

（３）　　０ＡＧ（オペランド実効アドレス算出）ステ
ージ ０ＡＧ２０のアドレス発生回路４７で、命令発行制御回
路（ＩＩＬ）１２によって発行されたメモリオペランド
を持つ命令のメモリ・オペランド実効アドレス（論理ア
ドレス）を算出するステージ。

（４）　　ＭＭＵ（アドレス変換）ステージＭＭＵ５の
アドレス変換バッファ２１で、メモリ・オペランドの論
理アドレスを物理アドレスに変換するステージ。また保
護チエツク回路２２でメモリ保護のチツエツクも行われ
る。

（５）ＯＦ（オペランド・フェッチ）ステージＣＣＵ６
のデータ中キャッシュメモリ２３がらメモリ・オペラン
ドを読み出すステージ。また、レジスタオペランドの読
み出しも行われる。

（６）　　ＬＥＰ（命令実行）ステージＥＸＵ４の高機
能命令実行部（ＩＥＰ）１８において、μプログラム制
御でメモリオペランドを持つ基本命令あるいは高機能命
令を実行するステージ。

（７）ＯＳ（オペランド・ストア）ステージＩＥＰ１８
での実行結果をＣＣＵ６のストア・バッファ２４に書き
込むステージ。ただしこのステージがあるのは、命令の
ディスティネーションがメモリの場合のみ。なお演算結
果はストア・バッファ２４を介して、データ・キャッシ
ュメモリ６とマイクロプロセッサ外部の主記憶に、パイ
プライン処理とは非同期に書き込みが行われる。

（８）　　５ＥＰ（命令実行）ステージＥＸＵ４の基本
命令実行部（ＳＥＰ）１７において、ハードワイヤード
制御で命令発行制御回路（ＩＩＬ）１２によって発行さ
れた基本命令を実行するステージ。なお５ＥＰ１７で実
行される命令は、メモリ・オペランドを持たない基本命
令のみ。

（９）ＲＥ（リオーダ）ステージ ＩＥＰ１８および５ＥＰ１７よりの実行結果をリオーダ
バッファ（ＲＢ）１５によりリオーダしてカレントファ
イル（ＣＦ）１３に書込むステージ。

以上のパイプライン処理のうち、（８）ＩＥＰを除く他
のステージは、基本的には１サイクルでその処理が終了
する。ただしキャッシュ・ミス、ＴＬＢミスが生じたと
きには、（１）　　Ｉ　Ｆ、　（４）　ＭＭＵ、（５）
ＯＦのステージの処理も複数サイクル必要となる。また
、ハザード（例えば、ＩＥＰステージの実行結果を実効
アドレス算出に使用する等）が生じたときには、いわゆ
る“待ち”が生じて１サイクルで処理が終了しなくなる
。

本発明の特徴は、複数の命令実行部を持ち命令の並列実
行を可能とすることである。すなわち本実施例では、主
に、ＳＥＰステージおよびＲＥステージが新らたに加わ
った点が従来技術と比べて新しい。

次に、第７図および第８図を参照して、上記本発明の特
徴的な処理動作をさらに詳細に説明する。

第７図および第８図は、本発明の実施例（すなわち、基
本命令実行部５ＥＰ１７がある場合）のパイプラインタ
イミング例をそれぞれ示し、第７図のタイミング例は、
第１２図に示した従来のタイミング例に対応し、第８図
の例は、第１３図の従来のタイミング例に対応する。

ただし第７図、第８図では簡単のために、デコード済命
令ループバッファ（ＤＩＬＢ）１１以降の部分のみ示し
、命令はＤＩＬＢｌｌ中に有るものと仮定する。

第７図は、命令シーケンスが １ｍｌ　−−＞　ＩＲ２−−＞　１ｍ３−−　＞　ＩＲ
４−−冒＞ｌｍ５＝−＞ＩＲＢ の場合のパイプライン・タイミング例−１である（１ｍ
）と基本命令（ＩＲ）は（ＤＩＬＢ）から１サイクルで
同時に読み出されたものとする。また１ｍｌと１ｍ３は
ディスティネーションがレジスタ、１ｍ５はディスティ
ネーションがメモリとし、ハザードは生じないものとす
る。　サイクル１では１ｍｌ、ＩＲ２の２命令分の情報
がＤＩＬＢｌｌから読み出され、ｌｌＬ１２の０ＡＧＲ
３０および５ＥＰＲ３４レジスタにセットされる。

命令１ｍｌは、サイクル２で命令発行制御部１２によっ
て発行され、実行アドレス生成部（ＯＡＧ）２０によっ
て実行アドレス算出が行われ、サイクル３でアドレス変
換バッファ（ＴＬＢ）２１によってアドレス変換が行わ
れ、サイクル４てメモリ管理ユニット（ＭＭＵ）５によ
ってオペランドフェッチが行われ、サイクル５で高機能
命令実行部（ＩＥＰ）１８によって実行され、サイクル
６でディスティネーションがレジスタのためツユ−チャ
ーファイル（ＦＦ）１４へその実行結果が書き込まれる
（第７図のＦＦの欄の↑１ｍｌを参照）。

一方、これと並行して、基本命令ＩＲ２は、サイクル２
で命令発行制御部１２によって発行され、基本命令実行
部（ＳＥＰ）１７によって実行され、サイクル３でツユ
−チャーファイル１４へその実行結果が書き込まれる（
第７図ＦＦの欄の↑ＩＲ２を参照）。

ここで、リオーダバッファ（ＲＢ）１５への命令情報の
登録は、高機能命令Ｉｍは、実行アドレス算出ステージ
で行われ、基本命令ＩＲは、基本命令実行部１７での実
行ステージで行われるため、１ｍｌおよびＩＲ２の情報
は、図示する如くサイクル３で登録される。第７図のＲ
Ｂの欄の命令の上の“×”および“・”印は、命令が各
々“実行中”および“実行終了”であることを示してい
る。

一方、リオーダバッファ１５からカレントファイル（Ｃ
Ｆ）１３への命令実行結果の書き込みは、リオーダバッ
ファ（ＲＢ）１５において命令情報が削除されたサイク
ルで行われる。従って、１ｍ１の場合は、その命令情報
がサイクル７でリオーダバッファ１５から削除されてい
るため、サイクル７で、その実行結果が、カレントファ
イル（ＣＦ）１３へ書き込まれる。また、ｌＲ２の場合
は、その命令情報が、サイクル８でリオーダバッファ１
５から削除されているため、サイクル８でその実行結果
が、カレントファイル（ＣＦ）１３へ書き込まれること
となる。

すなわち、ツユ−チャーファイル（ＦＦ）１４は、命令
実行後ただちに更新（書込み）されるため、プログラム
シーケンス類とはなっていないが、カレントファイル（
ＣＦ）１３は、リオーダバッファ１５から命令情報が削
除されるタイミングで′更新されるためプログラムシー
ケンス類に命令実行結果がファイルされている。

命令１ｍ３、ｌＲ４、Ｉｍ５、ｌＲ６の場合も、上述し
たと同様に処理されるものである。

第８図は、命令シーケンスが Ｉｃｌ　−−＞　ｌＲ２−−＞　ｌＲ３−−＞　ｌＲ４
−−＞　１ａ＋５の場合のパイプライン・タイミング例
−２である。

この例の場合もＩｃｌの実行に時間がかかっているが、
その間にｌＲ２、ｌＲ３、ｌＲ４の実行は基本命令実行
部（ＳＥＰ）１７で先に終了している。

すなわち、高機能命令ＩｃＩは、サイクル２〜４で、実
行アドレス算出、アドレス変換、およびオペランドフェ
ッチが行われ、サイクル５〜８で高機能命令実行部（Ｉ
ＥＰ）１８によって実行され、サイクル９でツユ−チャ
フアイル（ＦＦ）１４へその結果が書き込まれる。

一方、これと並行して、基本命令ＩＲ２は、サイクル２
で基本命令実行部（ＳＥＰ）１°７によって実行され、
サイクル３でツユ−チャフアイル（ＦＦ）１４へその実
行結果が書き込まれる。

ここで、リオーダバッファ（ＲＢ）１５からカレントフ
ァイル（ＣＦ）１３への命令実行結果の書き込みは、リ
オーダバッファ（ＲＢ）１５において命令情報が削除さ
れたサイクルで行われる。

従って、第７図に示した例と同様に、カレントファイル
（ＣＦ）１３には、プログラムシーケンス類に命令実行
結果がファイルされるものである。

以上、第７図および第８図の例かられかるように、本発
明では複数の命令実行部を持ち命令の並列実行すること
により、従来例で生じていたパイプラインの乱れを押さ
え、また各パイプライン・ステージの稼働率の低下を押
さえることができ、結果として大幅な性能向上を得るこ
とができる。

また、通常の命令実行状態において、ツユ−チャーファ
イル（ＦＦ）１４に保持されている汎用レジスタ値は、
カレントファイル（ＣＦ）１３に保持される汎用レジス
タ値と異なっている。これはプログラム・シーケンス類
では後のメモリ・オペランドを持たない基本命令が、プ
ログラム・シーケンス類では前の高機能命令実行部（Ｉ
ＥＰ）１８で実行されるメモリ・オペランドを持つ高機
能命令より先に基本命令実行部（ＳＥＰ）１７で実行さ
れ、ツユ−チャーファイル（ＦＦ）１４を更新するため
である。ただし、高機能命令実行部（ＩＥＰ）１８で実
行した命令でエラー（割込み）が発生した場合には、命
令の再実行を保証するためにツユ−チャーファイル（Ｆ
Ｆ）１４の値をカレントファイル（ＣＦ）１３の値に戻
さなければならない。このためにカウンタ１１９が用意
されている。割込み処理μプログラム・ルーチンではカ
ウンタ１１９を利用してカレントファイル（ＣＦ）１３
の値をツユ−チャーファイル（ＦＦ）１４にコピーする
ことができる。

第９図に発明の実施例を適用したＭＰＵと周辺ＬＳＩか
ら成るシステム構成例を示す。この例はＶＭＥバス２０
０につながる比較的簡単なシステムであり、以下のＬＳ
Ｉ、ＩＣから構成される。

ＰＵ２０１ １ＣＴ２０２・・・割込みコントローラＣＧ２０３・・
・クロック・ジェネレータメモリ・・・ＳＲＡＭ　（０
ウエイト　３２にバイト）ＥＦＲＯＭ　（０ウエイト　
３２にバイト）ＤＲＡＭ　（３ウエイト　４Ｍバイト）
通信インタフェース・・・セントロニクス　１チヤネル
２０７ Ｒ３２３２Ｃ２チヤネル その他・・・Ｔ／Ｒ）ランシード／レシーバ２０９Ｂｕ
ｒ　　バッファ２１０，２１１ Ｄ　ｅｃｏｄｅ　　アドレス・デコーダ２１２本発明を
使用したＭＰＵを使用したシステム構成は、従来のＭＰ
Ｕを使用したシステム構成と何ら変わるところはない。

すなわち本発明を使用したＭＰＵを使用することにより
システム・レベルで必要な付加回路は無く、高性能なシ
ステムを構築することができる。

次に、第１０図および第１１図を参照して本発明に従う
マイクロプロセッサの第２実施例について説明する。

前述した本発明の第一の実施例では、リオーダバッファ
（ＲＢ）１５を用いることにより、本発明の目的を達成
したが、第２実施例ではリオーダバッファ（ＲＢ）１５
を用いないで本発明の目的を達成するようにしている。

第１０図は、第一の実施例の第４図に対応するものであ
り、第一の実施例と同じ要素には同じ番号をつけである
。第一の実施例と第二の実施例の違いは、次の通りであ
る。

まず、第二実施例は、第一の実施例の構成要素であるリ
ーダバッファ（ＲＢ）１５を削除した構成となっている
。そして、第一の実施例のカレントファイル（ＣＦ）１
Ｂとツユ−チャフアイル（ＦＦ）１４は、第二の実施例
では一つの汎用レジスタファイル３０２になっている。

ただしそのエントリ数は１６の＜Ｘ＞パートおよび１６
のくＹ〉パートの合計３２エントリからなる。第二の実
施例では、フラグ（ＰＬＧＯ−ＦＬＧ３）、エラー情報
（Ｅｒｒｏｒｏ−３）　、プログラムカウンタ（ＰＣＯ
−３）を−時的に保持する４エントリのステータスファ
イル３０１および汎用レジスタファイル（ＧＲ）３０２
への書込み／読み出し信号を生成するＧＲコントロール
回路（Ｇ　ＲＣｏｎｔｒｏｌ）　３０３を新たに加えて
いる。

以下、第二の実施例の特徴について説明する。

第２の実施例の汎用レジスタ３０２は先に述べたように
、１６の＜Ｘ＞パートおよび１６のくＹ〉パートの合計
３２エントリからなる。＜Ｘ＞パートおよび＜ｙ＞パー
トは、第１の実施例のカレントファイル（ＣＦ）１３と
ツユ−チャフアイル（ＦＦ）１４のように、一つの汎用
レジスタＲｉに対して２本のレジスタ（Ｘｉ、Ｙｉ）を
用意している。ただし第一の実施例と異なる点は、〈Ｘ
〉パートがカレントファイル、くＹ〉パートがツユ−チ
ャフアイルと固定的でなく、〈Ｘ〉パートのＸｉがカレ
ントの値を保持しているレジスタなら、対応するくＹ〉
パートのＹｉがツユ−チャの値を保持しているレジスタ
、あるいはＹｉがカレントの値を保持しているレジスタ
なら、対応するＸｉがツユ−チャの値を保持しているレ
ジスタ、と言う様に、各汎用レジスタＲｉに対し２本の
レジスタ（Ｘｉ、Ｙｉ）がダイナミックにその役割が切
り替わることである。

例えば、ある瞬間の＜Ｘ＞のパート、＜ｙ＞パートのＸ
１ＳＹｉの役割は次のようになっている。

カレントレジスタ値：　　ＸＯＸｉ　Ｘ２　Ｙ３　Ｘ４
　ＸＳ　ＹＯＹ７　Ｙ８　Ｘ９　ＸＩＯＸｌｌ　Ｘ１２
　Ｘ１３　ＹＩ４　ＹＩ５７　ニー　’ｒ　＋　Ｉｉレ
ジスタ値　ＹＯＹＩ　Ｙ２　ＸＯＹ４　Ｙ５　ＸＳ　Ｘ
７　ＸＯＹ９　ＹＩＯＹｌｌ　ＹＩ２　ＹＩ３　Ｘ１４
　Ｘ１５第１１図は、第１０図中のＧＲコントロール回
路（ＣＲＣｏｎｔｒｏｌ）３０３の内部ブロックを示し
たものである。第１１図中には４つのＩＤレジスタ（３
０４〜３０７）、＋１回路３０８およびＧＲアドレス生
成回路（Ｇ　Ｒａｄｄｒｅｓｓ　ｇｅｎｅｒａｔ。

ｒ）３０９から構成される。ＧＲアドレス生成回路３０
９は、バイブラインレジスタの汎用レジスタのアクセス
に関する情報（３１０〜３１３）およびＩＤレジスタの
値（３１４〜３１６）を人力して汎用レジスタファイル
３０２の読み出し／書込みアドレス信号（３１８〜３２
１）を出力するブロックである。ＧＲアドレス生成回路
３０９には汎用レジスタファイル３０２の状態を示す３
つのフリップフロップ群（３２２〜３２４）がある。

いま、第一の実施例で示した様なパイプライン構成の場
合には、プログラムの命令シーケンスと命令実行順序が
逆転するのは、“Ｉｃ命令に続くＩＲ命令列”であるた
だしＩｃはメモリオペランドを持つ命令ないしは実行ス
テージに数サイクル要する複雑な命令（高機能命令）を
示し、ＩＲはメモリオペランドを持たない基本命令を示
す。またこの様なパイプライン構成の場合には、ＩＲ命
令は最大４つのＩｃ命令を飛び越して先に終了する可能
性がある。例えばいま命令シーケンスが（先頭） ・ｌｅｔ　ＩＲＩ　ＩＲ２１ｃ２　　　１Ｒ３１ｃＪ　
　　　　−ＩＲ４Ｉｃ４　　１Ｒ５１Ｒ８１ｃ５　　１
Ｒ７の場合で、Ｉｃｌの命令実行ステージのサイクル数
が大きい場合、ＩＲＩ、ＩＲ２はＩｃｌより先に実行が
終了し、ＩＲ３はＩｃｌ、Ｉｃ２より先に実行が終了し
、ＩＲ４はＩｃｌ〜Ｉｃ３より先に実行が終了し、ＩＲ
５、ＩＲ６はＩｃｌ〜Ｉｃ４より先に実行が終了するこ
とになる（ただしハザードが生じない場合）。またＩＲ
７はＩｃｌの実行が終了するまで実行されない。

この場合問題となるのは、例えばＩｃｌ命令実行中に例
外が発生した場合、ＩＲＩ〜ＩＲ６の実行により更新さ
れる汎用レジスタおよびフラグ、ＰＣなどのステータス
を元に戻す必要があることである。このためにＩＲＩ〜
ＩＲ６の実行結果は、まず汎用レジスタファイル３０２
のカレントの値を保持しているレジスタ（例えばＸｉ）
の対のレジスタ（例えばＹｉ）に書込み、またフラグ、
ＰＣなどのステータスもステータスファイル３０１に一
時書き込む。そしてＩＲ命令直前のＩｃ命令が実行ステ
ージを終了するサイクルでＩＲ命令の結果を保持してい
るＸｉとＹｉの役割を切り替える。例えばこの例の場合
、Ｉｃｌが実行ステージを終了するサイクルでＩＲＩと
ＩＲ２の結果を保持しているＸｉとＹｉの役割を切り替
える。

この方法の利点はＩｃ命令に後続するＩＲ命令はハザー
ドが生じないかぎり、いくつでも先行して実行すること
ができ、第一の実施例に見られた様なリオーダバッファ
１５のエントリ数による制限が生じないことである。ま
たカレントの値を保持しているレジスタは、ＧＲアドレ
ス生成回路３０９中のＦ／Ｆ群によってＸｉまたはＹｉ
の切り替えを行うため、Ｉｃ命令の実行終了時に複数命
令のＩＲの実行が終了している場合にその結果を１サイ
クルで更新する（すなわちＸｉとＹｉの役割を１サイク
ルで切り替える）ことができる。

次に具体的にどのようにしてＸｉとＹｉの役割を切り替
え、汎用レジスタファイル３０２の読み出し／書込みを
制御するかについて説明する。

Ｉｃ命令とそれに続＜ＩＲ命令に対して０〜３のＩＤ番
号を割当てる（前述の命令シーケンス列参照）。第１１
図中のＩＤレジスタ（３０４〜３０７）は各々パイプラ
インレジスタ（３０〜３３）中に保持されている命令の
ＩＤ番号を保持している。また汎用レジスタに対して以
下の３つのフリップフロップ（Ｆ／Ｆ）Ｘ１６のＦ／Ｆ
群を設ける。

すなわち、フユーチャＦ／Ｆ群３２２と、有効Ｆ／Ｆ群
３２３と、ＩＤ　　Ｆ／Ｆ群３２４とである。

フユーチャＦ／Ｆ群（Ｆ　ｕｔｕｒｅ　Ｆ　／　Ｆ群）
３２２は、１６個のＦ／Ｆで、汎用レジスタファイル３
０２のＸｉがカレントの値を保持しているとき対応する
ツユ−チャＦ　／　Ｆ　ｉは１、Ｙｉがカレントの値を
保持しているときツユ−チャＦ　／　Ｆ　ｉは０となる
。

有効Ｆ／Ｆ群（Ｖａｌｉｄ　　Ｆ／Ｆ）３２３は、１６
個のＦ／Ｆで、ツユ−チャの値（フユーチャＦ／Ｆｉの
値が１の時Ｙｉ、Ｏの時Ｘｉの値）が有効な時１、そう
でないとき０となる。

ＩＤ　　Ｆ／Ｆ群３２４は、１６個で２ビツトのＦ／Ｆ
で、ツユ−チャの値が有効なとき、その値を書き込んだ
命令のＩＤ番号を示す。

ＧＲアドレス生成回路３０９は、これらＦ／Ｆ群（３２
２〜３２４）の値、バイブラインレジスタの汎用レジス
タのアクセス情報（３１０〜３１３）およびＩＤレジス
タの値（３１４〜３１６）をもとに汎用レジスタファイ
ル３０２の読み出し／書込み信号（３１８〜３２１）や
Ｆ／Ｆ群の値の更新の制御を次のようにして行う。

１．５ＥＰ１７で実行されるＩＲ全命令実行に必要なソ
ースオペランドのレジスタＲｉ　　（ＳＥＰＲ３４の＃
５ｒｃ６２で指定される）は、対応する有効Ｆ／Ｆｉ−
１の時は、ツユ−チャの値（ツユ−チャＦ　／　Ｆ　ｉ
の値が１の時Ｙｉ、Ｑの時Ｘｉの値）、有効Ｆ／Ｆ　ｉ
−０の時は、カレントの値（ツユ−チャＦ　／　Ｆ　ｉ
の値が１の時Ｘｉ、０の時Ｙｉの値）とする。

２．５ＥＰ１７で実行されるＩＲ全命令実行結果を格納
するディスティネーションのレジスタＲｉ（ＳＥＰＲ３
４の＃ｄｅｓｔ６Ｂで指定される）は、先行命令が無い
（実行が終了している。Ｖ７ｇ−ＶＳ２−Ｖ９６−ＶＩ
ＯＩ−０）場合には、カレント（ツユ−チャＦ／Ｆｉの
値が１の時Ｘｉ、Ｑの時Ｙｉ）　、そうでないときには
ツユ−チャ（ツユ−チャＦ／Ｆｉの値が１の時Ｙｉ、　
０の時Ｘｉ）とする。

３．０ＡＧ　（実行アドレス算出）ステージに必要な汎
用レジスタＲｉ　　（ＯＡＧＲ３０のＡｉｏｄｅ７３、
Ａｒｅｇ７４で指定される）は、対応する有効Ｆ／Ｆｉ
−１の時は、ツユ−チャの値（ツユ−チャＦ／　Ｆ　ｉ
　）値が１の時Ｙｉ、、ｏの時Ｘｉの値）、有効Ｆ／Ｆ
ｉ−０の時は、カレントの値（ツユ−チャＦ　／　Ｆ　
ｉの値が１の時Ｘｉ、Ｑの時Ｙｉの値）とする。

４、ＩＥＰ（命令実行）ステージに必要なソースオペラ
ンド（ＣＣＵＲ３のＲ／Ｍ１８９、＃　５ＲＣ９０で指
定される）は、対応する有効Ｆ　／　Ｆ　ｉ　−１の時
は、ツユ−チャの値（ツユ−チャＦ　／　Ｆ　ｉの値が
１の時Ｙｉ、Ｑの時Ｘｉの値）、有効Ｆ／Ｆｉ−Ｑの時
は、カレントの値（ツユ−チャＦ／Ｆｉの値が１の時Ｘ
ｉ、Ｑの時Ｙｉの値）とする。

ただし有効Ｆ／Ｆｉ＝１の時でも対応するＩＤＦ／Ｆ〜
ＩＤ４　３０７の時は、ソースオペラ・ンドの読み出し
は待たされる。

５、ＩＥＰ（命令実行）ステージでＩｃ命令が終了する
時には、そのＩＣ命令と同じＩＤ番号を持ち、なおかつ
有効Ｆ　／　Ｆ　ｉ　−１の汎用レジスタＲ１のツユ−
チャＦ　／　Ｆ　ｉの値を反転し、また有効Ｆ／Ｆｉを
０にリセットする。

６．５ＥＰ１７で実行されるＩＲ全命令実行結果のレジ
スタＲｉ　（ＳＥＰＲ３４の＃ｄｅｓｔ６３で指定され
る）のツユ−チャ（ツユ−チャＦ　／　Ｆ　ｉの値が１
の時Ｙｉ、Ｏの時Ｘｉ）が、このＩＲ全命令異なるＩＤ
番号〜ＩＤＦ／Ｆｉの場合）には、この１ｒ命令の実行
は待たされる。

７．５ＥＰ１７で実行されるＩＲ全命令実行結果のフラ
グ（Ｆｌｇ）、エラー情報（Ｅ　ｒｒｏｒ）およびＰＣ
は、ステータスファイル３０１のＩＤＩレジスタ３０４
の値３１７で示されるエントリーに一時書き込まれる。

そのエントリ番号と同じＩＤ番号のＩｃ命令の実行終了
時にそれらの値がＦｌｇｌｌ　５、　　Ｅ　ｒｒｏｒｌ
　１６、ＰＣ１１７にセットされ、更新される。

以上のようにして汎用レジスタファイル３０２の読み出
し／書込み信号（３１８〜３２１）やＦ／Ｆ群の更新の
制御を行うことにより、比較的簡単なハードウェアで、
本発明の目的を達成することができる。

従って、第一実施例の場合、割込みが発生した場合に、
ツユ−チャフアイル１４の値をカレントファイル１３の
値に戻す必要があり、これに最低１６サイクルを必要で
（汎用レジスタが１６本の場合）、これがオーバーヘッ
ドとなり性能低下の原因となっていたが、第二実施例の
場合、１つの汎用レジスタ３０２で行っているため、割
り込みの発生に対しても、値の移し換えの必要がないも
のであり、性能低下は起こらない。

また、第一実施例の場合、プログラムシーケンス順で後
続する命令が先行する命令を飛び越して実行できる命令
数は、リオーダバッファ１５のエントリ数によって制限
される。すなわちエントリ数が小さければ性能が低下し
、またエントリ数を大きくするとハード量が増加してし
まう。

それに対し、第二実施例の場合は、一つの汎用レジスタ
３０２においてＸパートとＹパートの役割を切り替えて
書込み読み出しを制御しているため、飛び越して実行で
きる命令数を大きくすることができる。

また、第一実施例の場合、高速分岐の手法として分岐予
測を行う場合には、分岐予測が失敗した場合に汎用レジ
スタの値を元に戻すのに最低１６サイクルを必要で、こ
れがオーバーヘッドとなり性能低下の原因となっていた
が、第二実施例の場合、汎用レジスタの値を元に戻す必
要がないものである。

［発明の効果］ 以上説明したように、この発明によれば、第１の種類の
命令と第２の種類の命令を、パイプライン方式によりそ
れぞれ独立して並列実行処理するようにしたので、バイ
ブラインにおける所定のステージでの稼働率の低下を防
止するとともに、バイブラインの乱れを抑制することが
可能となる。

これにより、性能を大幅に向上させたマイクロプロセッ
サを提供することができる。

【図面の簡単な説明】

第１図は、本発明を実施したマイクロプロセッサの内部
全体構造を示すブロック図、 第２図は、第１図に示したマイクロプロセッサにおける
要部ブロック図、 第３図は、第２図に示すブロック図の各ブロックの内部
をさらに詳細に示したブロック図、第４図は、第３図に
おけるＩ　ＩＬ、ＲＢ、ＣＦ。 ＦＦの詳細図、 第５図は、第４図における制御回路の詳細図、第６図は
、第５図に示す状態制御回路の詳細図、第７図および第
８図は、本発明の実施例におけるパイプライン処理動作
のタイミング図、第９図は、本発明の実施例を適用した
ＭＰＵと周辺ＬＳＩから成るシステム構成図、 第１０図は、本発明に従うマイクロプロセッサの第二実
施例の要部構成図、 第１１図は、第１０図におけるＧＲコントロール回路の
詳細図、 第１２図および第１３図は、従来例におけるバイブライ
ン処理動作のタイミング図である。 １・・・命令フェッチユニット（ＩＦＵ）２・・・デコ
ードユニット（Ｄ　ＣＵ）３・・・命令発行ユニット（
ＩＩＵ） ４・・・命令実行ユニット（ＥＸＵ） ５・・・メモリ管理ユニット（ＭＭＵ）６・・・キャッ
シュ制御ユニット（ＣＣＵ）７・・・人出力部（Ｉ　１
０） １０・・・命令デコーダ １１・・・デコード済命令ループバッファ（Ｄ　Ｉ　Ｌ
）１２・・・命令発行制御回路（ＩＩＬ）１３・・・カ
レントファイル（ＣＦ） １４・・・ツユ−チャフアイル（Ｆ　Ｆ）１５・・・リ
オーダバッファ（ＲＢ） １７・・・基本命令実行部（Ｓ　Ｅ　Ｐ）１８・・・高
機能命令実行部（ＩＥＰ）２０・・・実行アドレス生成
部（ＯＡＧ）２１・・・アドレス変換バッファ（ＴＬＢ
）２３・・・データキャッシュメモリ

Claims (7)

【特許請求の範囲】
1. （１）デコードされた命令のうち同一の処理過程を経て
   実行処理される第１の種類の命令をマイクロプログラム
   制御により実行処理する第１の実行処理手段と、 前記第１の種類の命令と処理過程が異なる第２の種類の
   命令をハードワイヤード制御により実行処理する第２の
   実行処理手段と、 デコードされた命令をプログラムシーケンスの順序で発
   行して、発行した命令を前記第１の実行処理手段および
   前記第２の実行処理手段のどちらで実行処理するかを選
   択決定し、前記第１の実行処理手段と前記第２の実行処
   理手段を独立にしかも並行して動作させる制御手段と を有することを特徴とするマイクロプロセッサ。
2. （２）前記第１の実行処理手段あるいは前記第２の実行
   処理手段により命令の実行が終了すると、前記第１の実
   行処理手段あるいは前記第２の実行処理手段よりの実行
   結果を直ちに書込むための第１の情報保持手段と、 前記制御手段のプログラムシーケンス順序に従って前記
   第１の実行処理手段および前記第２の実行処理手段より
   の実行結果を順序正しく書込むための第２の情報保持手
   段と をさらに有することを特徴とする請求項（１）記載のマ
   イクロプロセッサ。
3. （３）前記制御手段により発行された命令に関する情報
   及びプログラムシーケンスにおける命令の実行／終了状
   態に関する情報を保持し、前記制御手段のプログラムシ
   ーケンス順序に従って順次正しく前記第２の情報保持手
   段を更新するための第３の情報保持手段を さらに有することを特徴とする請求項（２）記載のマイ
   クロプロセッサ。
4. （４）前記第１の種類の命令が、メモリオペランドを有
   する処理の複雑な高機能命令であり、前記第２の種類の
   命令が、メモリオペランドを持たない基本命令であるこ
   とを特徴とする請求項（１）に記載のマイクロプロセッ
   サ。
5. （５）プログラムシーケンスでは先の前記第一の命令実
   行処理手段で実行処理される第１の種類の命令より、プ
   ログラムシーケンスでは後の前記第二の命令実行処理手
   段で実行処理される第２の種類の命令の方が先に実行処
   理を終了することを特徴とする請求項（１）に記載のマ
   イクロプロセッサ。
6. （６）前記第一の情報保持手段および前記第二の情報保
   持手段の役割が固定的ではなく、前記第一の情報保持手
   段の記憶要素および前記第二の情報保持手段の記憶要素
   対ごとに、ダイナミックにその役割が切替わることを特
   徴とする請求項（２）に記載のマイクロプロセッサ。
7. （７）前記第一の命令実行処理手段で実行処理される命
   令および、その命令にプログラムシーケンス上で後続す
   る前記第二の命令実行処理手段で実行処理される命令（
   列）に対して、同一の認識番号を付加する手段と、 前記第一の命令実行処理手段で実行処理中の命令の認識
   番号を保持する第四の情報保持手段と、前記第一の情報
   保持手段の記憶要素および前記第二の情報保持手段の記
   憶要素の役割等の情報を保持する第五の情報保持手段と
   、 前記第一の情報保持手段および前記第二の情報保持手段
   の読み出し／書き込み信号および前記第五の情報保持手
   段の更新を行う更新手段と をさらに有することを特徴とする請求項（６）に記載の
   マイクロプロセッサ。