JPH0243203B2 - - Google Patents
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- JPH0243203B2 JPH0243203B2 JP53116170A JP11617078A JPH0243203B2 JP H0243203 B2 JPH0243203 B2 JP H0243203B2 JP 53116170 A JP53116170 A JP 53116170A JP 11617078 A JP11617078 A JP 11617078A JP H0243203 B2 JPH0243203 B2 JP H0243203B2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- gate electrode
- mos transistor
- impurity
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路（IC）に内蔵可能な
基準電圧装置に関する。
基準電圧装置に関する。
従来IC内基準電圧装置はツエナーダイオード
により構成される例が主であつた。この場合ツエ
ナー電圧のバラツキは多く、温度特性が悪いので
必ず外付調整端子、補償素子を必要としていた。
又特開昭53−47953号ではチヤネルドープによる
シキイ値電圧の差を基準電圧装置とする実施例が
記載されている。
により構成される例が主であつた。この場合ツエ
ナー電圧のバラツキは多く、温度特性が悪いので
必ず外付調整端子、補償素子を必要としていた。
又特開昭53−47953号ではチヤネルドープによる
シキイ値電圧の差を基準電圧装置とする実施例が
記載されている。
特開昭53−47953号の方法によれば、チヤネル
に対するドープ量とゲート膜厚のバラツキが影響
し、基準電圧のバラツキ量が大きくなるため、完
全に無調整で所望の基準電圧を得ることは難し
く、何らかの調整機能を外部に必要とし、使う上
で非常にわずらわしかつた。
に対するドープ量とゲート膜厚のバラツキが影響
し、基準電圧のバラツキ量が大きくなるため、完
全に無調整で所望の基準電圧を得ることは難し
く、何らかの調整機能を外部に必要とし、使う上
で非常にわずらわしかつた。
本発明の目的はこのような欠点を除去するもの
であり、製造プロセスによるバラツキを極少とす
るために、MOSトランジスタのゲート電極とシ
リコン基板の仕事関数の差に基づき互いに異なる
シキイ値電圧を設定し、このシキイ値電圧の差を
基準電圧として発生して完全に調整不要で量産化
に適した基準電圧装置を提供することにある。
であり、製造プロセスによるバラツキを極少とす
るために、MOSトランジスタのゲート電極とシ
リコン基板の仕事関数の差に基づき互いに異なる
シキイ値電圧を設定し、このシキイ値電圧の差を
基準電圧として発生して完全に調整不要で量産化
に適した基準電圧装置を提供することにある。
かかる本発明の基準電圧装置は、第１導電型の
不純物が導入されたポリシリコンの第１のゲート
電極と、前記第１導電型の不純物をシリコン基板
に導入して形成された第１のソース・ドレイン領
域とを備える第１のMOSトランジスタ、中央部
と該中央部の両側に位置する端部とからなり該端
部に前記第１導電型の不純物が導入され且つ該中
央部に第２導電型の不純物が導入されたポリシリ
コンの第２のゲート電極と、前記端部に前記第１
導電型の不純物を導入すると同時に前記端部に近
隣する前記シリコン基板に前記第１導電型の不純
物を導入して形成された第２のソース・ドレイン
領域とを備える第２のMOSトランジスタを有し、
前記ゲート電極の仕事関数と前記シリコン基板の
仕事関数の差を要因として設定される前記第１及
び第２のMOSトランジスタの互いに異なるシキ
イ値電圧の差を基準電圧として発生することを特
徴とする。
不純物が導入されたポリシリコンの第１のゲート
電極と、前記第１導電型の不純物をシリコン基板
に導入して形成された第１のソース・ドレイン領
域とを備える第１のMOSトランジスタ、中央部
と該中央部の両側に位置する端部とからなり該端
部に前記第１導電型の不純物が導入され且つ該中
央部に第２導電型の不純物が導入されたポリシリ
コンの第２のゲート電極と、前記端部に前記第１
導電型の不純物を導入すると同時に前記端部に近
隣する前記シリコン基板に前記第１導電型の不純
物を導入して形成された第２のソース・ドレイン
領域とを備える第２のMOSトランジスタを有し、
前記ゲート電極の仕事関数と前記シリコン基板の
仕事関数の差を要因として設定される前記第１及
び第２のMOSトランジスタの互いに異なるシキ
イ値電圧の差を基準電圧として発生することを特
徴とする。
第１図は基準電圧装置を電子時計用の電池電圧
検出回路に利用した例である。MOSトランジス
タ１，２，３，４により構成される基準電圧装置
は先の特開昭53−47953号に詳しく述べられてお
りMOSトランジスタ３とMOSトランジスタ４は
そのシキイ値電圧が異なるペアーとして、このシ
キイ値電圧の差がＡ点に出力される。MOSトラ
ンジスタ５はクロツクφによりスイツチングさ
れ、サンプリング動作を行なう。抵抗６と抵抗７
は電源電圧を分割して、所望する電源電圧が印加
されている時のＢ点の位置が基準電圧出力である
Ａ点の電位と同じになるよう設計される。従つて
コンパレータ１１の出力は初期の電源電圧におい
てはＢ点の電位がＡ点の電位より高いのでレベル
“１”となる。又電源電圧が低下してくるとＡ点
の電位はＢ点より高くなり、コンパレータ１１の
出力はレベル“０”となる。このコンパレータの
出力をラツチ１２でクロツクφにより記憶してい
る。
検出回路に利用した例である。MOSトランジス
タ１，２，３，４により構成される基準電圧装置
は先の特開昭53−47953号に詳しく述べられてお
りMOSトランジスタ３とMOSトランジスタ４は
そのシキイ値電圧が異なるペアーとして、このシ
キイ値電圧の差がＡ点に出力される。MOSトラ
ンジスタ５はクロツクφによりスイツチングさ
れ、サンプリング動作を行なう。抵抗６と抵抗７
は電源電圧を分割して、所望する電源電圧が印加
されている時のＢ点の位置が基準電圧出力である
Ａ点の電位と同じになるよう設計される。従つて
コンパレータ１１の出力は初期の電源電圧におい
てはＢ点の電位がＡ点の電位より高いのでレベル
“１”となる。又電源電圧が低下してくるとＡ点
の電位はＢ点より高くなり、コンパレータ１１の
出力はレベル“０”となる。このコンパレータの
出力をラツチ１２でクロツクφにより記憶してい
る。
この装置において問題となるのは、基準電圧を
発生させるためのMOSトランジスタ３とMOSト
ランジスタ４のシキイ値電圧を異ならせるための
構造である。
発生させるためのMOSトランジスタ３とMOSト
ランジスタ４のシキイ値電圧を異ならせるための
構造である。
第２図は本発明の基準電圧装置のMOSトラン
ジスタの基本構成を示す図である。本発明ではシ
キイ値電圧の差は、ゲート電極の材料とシリコン
基板の仕事関数差により得るものである。MOS
トランジスタのシキイ値電圧Vthは次の式により
決定する。
ジスタの基本構成を示す図である。本発明ではシ
キイ値電圧の差は、ゲート電極の材料とシリコン
基板の仕事関数差により得るものである。MOS
トランジスタのシキイ値電圧Vthは次の式により
決定する。
Vth＝φG−φS＋2φF＋QD／C0＋QSS／C0
ここでφGはゲート電極の仕事関数、φSはシリ
コン基板の仕事関数、φFはシリコンの表面のフ
エルミレベル、QDはシリコン表面の電荷量、QSS
は界面単位、C0はゲートの単位面積当りの容量
を表す。このφGはゲートの材料により一義的に
決定されるものであり、シリコンゲート構造とす
ると、ゲート電極への不純物のドーピング量とタ
イプによりφGは任意に決定しうる。又シリコン
側のφS、φFも不純物分布が一定ならばやはり一
義的に定まる。
コン基板の仕事関数、φFはシリコンの表面のフ
エルミレベル、QDはシリコン表面の電荷量、QSS
は界面単位、C0はゲートの単位面積当りの容量
を表す。このφGはゲートの材料により一義的に
決定されるものであり、シリコンゲート構造とす
ると、ゲート電極への不純物のドーピング量とタ
イプによりφGは任意に決定しうる。又シリコン
側のφS、φFも不純物分布が一定ならばやはり一
義的に定まる。
第２図ではシリコンゲート構造のＮチヤネル
MOSトランジスタ対を示している。第２図の
MOSトランジスタ３２は第１図４に、MOSトラ
ンジスタ３３は第１図３に各々対応する。N-基
板２６中にはP-ウエル２５が形成されており、
２１〜２４はソース、ドレインとなる拡散層であ
る。２７はSiO2の絶縁層であり２８〜３１は電
極用のAlである。ゲート電極は３４，３５であ
りこの下はゲート酸化膜を介して導電チヤネルを
形成する。通常の工程によりMOSトランジスタ
３２の方のゲート電極３４にはソース、ドレイン
と同じN+がドープされる。一方、MOSトランジ
スタ３３のゲート電極３５にはソース、ドレイン
と逆タイプのP+がドープされる。この場合ゲー
ト電極３５のφGの真性フエルミを基準にとると
＋0.3〜＋1.5V、ゲート電極３４のφGは−0.3〜−
0.5Vとなる。
MOSトランジスタ対を示している。第２図の
MOSトランジスタ３２は第１図４に、MOSトラ
ンジスタ３３は第１図３に各々対応する。N-基
板２６中にはP-ウエル２５が形成されており、
２１〜２４はソース、ドレインとなる拡散層であ
る。２７はSiO2の絶縁層であり２８〜３１は電
極用のAlである。ゲート電極は３４，３５であ
りこの下はゲート酸化膜を介して導電チヤネルを
形成する。通常の工程によりMOSトランジスタ
３２の方のゲート電極３４にはソース、ドレイン
と同じN+がドープされる。一方、MOSトランジ
スタ３３のゲート電極３５にはソース、ドレイン
と逆タイプのP+がドープされる。この場合ゲー
ト電極３５のφGの真性フエルミを基準にとると
＋0.3〜＋1.5V、ゲート電極３４のφGは−0.3〜−
0.5Vとなる。
従つてφS、2φF、QD／C0、QSS／C0が工程間で
のバラツキが大きくても、この同一基板に同時に
作られるMOSトランジスタには共通に影響する
ので、シキイ値電圧の差をとると、ゲート電極へ
のドーピング量に依存して0.6〜1.0V程度の基準
電圧が発生できる。通常ドーピング量はかなり安
定にコントロール可能であり、又多少バラツイて
も±10ｍＶ以内に入る。
のバラツキが大きくても、この同一基板に同時に
作られるMOSトランジスタには共通に影響する
ので、シキイ値電圧の差をとると、ゲート電極へ
のドーピング量に依存して0.6〜1.0V程度の基準
電圧が発生できる。通常ドーピング量はかなり安
定にコントロール可能であり、又多少バラツイて
も±10ｍＶ以内に入る。
第３図は本発明の基準電圧装置におけるソー
ス、ドレインと逆タイプの不純物をゲート電極に
ドープしたMOSトランジスタの構造を示す実施
例である。第３図のMOSトランジスタはＰチヤ
ネルMOSトランジスタによる実施例であるが、
第２図の３３と同じく通常のシリコンゲート工程
でのゲート電極にソース、ドレインと逆タイプの
拡散を行つたMOSトランジスタの構造となつて
いる。N-基板４１にソース、ドレインとなるP+
拡散層４２，４３が形成される。この時ポリシリ
コンのゲート電極の中央部４５はマスクしてお
き、Ｐ型不純物が入らないようにしておく。しか
しゲートの両端部４６にはP+が入る。この後４
５以外の部分に形成された酸化膜４４をマスクと
してN+をドープする。これはＰチヤネルMOSト
ランジスタの例であるが、Ｎチヤネルも全く同様
に形成される。本構造においてはゲート電極の中
央部がN+に、両端がP+になりゲート電極４５の
下はシキシ値電圧が高く、一部４６の下はシキイ
値電圧が低いが、MOSトランジスタのシキイ値
電圧はゲート電極極がP+のみのMOSトランジス
タに比べ高い方と見なせる。従つて、この構造を
なしたMOSトランジスタとソース、ドレインと
同一タイプの不純物をゲート電極にドープした
MOSトランジスタのシキイ値電圧の差に基づい
て基準電圧を発生させる基準電圧装置が構成でき
る。
ス、ドレインと逆タイプの不純物をゲート電極に
ドープしたMOSトランジスタの構造を示す実施
例である。第３図のMOSトランジスタはＰチヤ
ネルMOSトランジスタによる実施例であるが、
第２図の３３と同じく通常のシリコンゲート工程
でのゲート電極にソース、ドレインと逆タイプの
拡散を行つたMOSトランジスタの構造となつて
いる。N-基板４１にソース、ドレインとなるP+
拡散層４２，４３が形成される。この時ポリシリ
コンのゲート電極の中央部４５はマスクしてお
き、Ｐ型不純物が入らないようにしておく。しか
しゲートの両端部４６にはP+が入る。この後４
５以外の部分に形成された酸化膜４４をマスクと
してN+をドープする。これはＰチヤネルMOSト
ランジスタの例であるが、Ｎチヤネルも全く同様
に形成される。本構造においてはゲート電極の中
央部がN+に、両端がP+になりゲート電極４５の
下はシキシ値電圧が高く、一部４６の下はシキイ
値電圧が低いが、MOSトランジスタのシキイ値
電圧はゲート電極極がP+のみのMOSトランジス
タに比べ高い方と見なせる。従つて、この構造を
なしたMOSトランジスタとソース、ドレインと
同一タイプの不純物をゲート電極にドープした
MOSトランジスタのシキイ値電圧の差に基づい
て基準電圧を発生させる基準電圧装置が構成でき
る。
また、第３図の構成によれば、ゲート電極の端
部４６に不純物を導入すると同時に端部近隣のシ
リコン基板に不純物を導入するため、ゲート電極
をマスクとしてソース・ドレイン４２，４３が自
己整合的に形成できる。
部４６に不純物を導入すると同時に端部近隣のシ
リコン基板に不純物を導入するため、ゲート電極
をマスクとしてソース・ドレイン４２，４３が自
己整合的に形成できる。
本発明は安定なゲートの仕事関数を利用してシ
キイ値電圧の異なる２つのMOSトランジスタを
形成し、異なるシキイ値電圧の差に基づく安定な
基準電圧を発生させたものである。本発明によれ
ば製造工程でのバラツキの原因となるゲート下の
要因はすべて取り除かれるためかなり安定な基準
電圧を得ることができ、基準電圧を調整するため
の調整端子を不要とすることができる。更に、ゲ
ート電極のポリシリコンにドープする不純物が通
常工程のソース、ドレインの拡散に用いられるタ
イプの不純物がドープされる構造であるため、通
常の工程に於いて簡単にシキイ値電圧の異なる
MOSトランジスタを構成でき、量産化に優れた
基準電圧装置を提供できる。
キイ値電圧の異なる２つのMOSトランジスタを
形成し、異なるシキイ値電圧の差に基づく安定な
基準電圧を発生させたものである。本発明によれ
ば製造工程でのバラツキの原因となるゲート下の
要因はすべて取り除かれるためかなり安定な基準
電圧を得ることができ、基準電圧を調整するため
の調整端子を不要とすることができる。更に、ゲ
ート電極のポリシリコンにドープする不純物が通
常工程のソース、ドレインの拡散に用いられるタ
イプの不純物がドープされる構造であるため、通
常の工程に於いて簡単にシキイ値電圧の異なる
MOSトランジスタを構成でき、量産化に優れた
基準電圧装置を提供できる。
また、ゲート電極にドープする不純物のタイプ
とドーピング量に基づきシキイ値電圧が設定され
るため、発生する基準電圧を所望の値にすること
が容易である。
とドーピング量に基づきシキイ値電圧が設定され
るため、発生する基準電圧を所望の値にすること
が容易である。
また、ゲート電極をマスクとしてソース・ドレ
インが形成されるため、MOSトランジスタの微
細化が可能である。
インが形成されるため、MOSトランジスタの微
細化が可能である。
本発明は例えば電子時計用の電池電圧検出回路
用の基準電圧として用いると、無調整でかつ、
IC内に簡単に内蔵できる点で、使用する上での
煩わしさを完全に除去し、小型化、工程削減、量
産化に対する寄与は大きい。
用の基準電圧として用いると、無調整でかつ、
IC内に簡単に内蔵できる点で、使用する上での
煩わしさを完全に除去し、小型化、工程削減、量
産化に対する寄与は大きい。
第１図は基準電圧装置を利用した電子時計用電
池電圧検出回路図。第２図は本発明の基本構成で
あるシキイ値電圧の異なるトランジスタペアの構
造図。第３図は本発明の基準電圧装置における高
シキイ値電圧を有するシリコンゲートトランジス
タの実施例を示す構造図。 ３は高シキイ値を有するMOSトランジスタ、
４は通常のシキイ値のMOSトランジスタ、３４
はN+、３５はP+がドープされたゲート電極を
各々示す。
池電圧検出回路図。第２図は本発明の基本構成で
あるシキイ値電圧の異なるトランジスタペアの構
造図。第３図は本発明の基準電圧装置における高
シキイ値電圧を有するシリコンゲートトランジス
タの実施例を示す構造図。 ３は高シキイ値を有するMOSトランジスタ、
４は通常のシキイ値のMOSトランジスタ、３４
はN+、３５はP+がドープされたゲート電極を
各々示す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の不純物が導入されたポリシリコ
ンの第１のゲート電極と、前記第１導電型の不純
物をシリコン基板に導入して形成された第１のソ
ース・ドレイン領域とを備える第１のMOSトラ
ンジスタ、 中央部と該中央部の両側に位置する端部とから
なり該端部に前記第１導電型の不純物が導入され
且つ該中央部に第２導電型の不純物が導入された
ポリシリコンの第２のゲート電極と、前記端部に
前記第１導電型の不純物を導入すると同時に前記
端部に近隣する前記シリコン基板に前記第１導電
型の不純物を導入して形成された第２のソース・
ドレイン領域とを備える第２のMOSトランジス
タを有し、 前記ゲート電極の仕事関数と前記シリコン基板
の仕事関数の差を要因として設定される前記第１
及び第２のMOSトランジスタの互いに異なるシ
キイ値電圧の差を基準電圧として発生することを
特徴とする基準電圧装置。 ２ 前記第１及び第２のゲート電極の仕事関数は
該ゲート電極へ導入する不純物の導電型と導入量
により設定してなることを特徴とする特許請求の
範囲第１項記載の基準電圧装置。 ３ 前記第１及び第２のMOSトランジスタのシ
キイ値電圧Vthは Vth＝φG−φS＋2φF＋QD／C0＋QSS／C0 φG：ゲート電極の仕事関数 φS：シリコン基板の仕事関数 φF：シリコン表面のフエルミレベル QD：シリコン表面の電荷量 QSS：界面準位 C0：ゲート電極の単位面積当りの容量 の式に基づき設定してなることを特徴とする特許
請求の範囲第２項記載の基準電圧装置。 ４ 前記基準電圧は0.6〜1.0Vの範囲にあること
を特徴とする特許請求の範囲第３項記載の基準電
圧装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11617078A JPS5541595A (en) | 1978-09-20 | 1978-09-20 | Reference voltage source |
| CH846479A CH651999GA3 (en) | 1978-09-20 | 1979-09-19 | Electronic reference-voltage generator circuit, voltage detector device employing this circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11617078A JPS5541595A (en) | 1978-09-20 | 1978-09-20 | Reference voltage source |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154019A Division JPH02230305A (ja) | 1989-06-16 | 1989-06-16 | 基準電圧装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541595A JPS5541595A (en) | 1980-03-24 |
| JPH0243203B2 true JPH0243203B2 (ja) | 1990-09-27 |
Family
ID=14680516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11617078A Granted JPS5541595A (en) | 1978-09-20 | 1978-09-20 | Reference voltage source |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5541595A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3975648A (en) * | 1975-06-16 | 1976-08-17 | Hewlett-Packard Company | Flat-band voltage reference |
| JPS5926964B2 (ja) * | 1976-04-07 | 1984-07-02 | 横河・ヒユ−レツト・パツカ−ド株式会社 | 基準電圧発生装置 |
| JPS52141581A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device 7 its manufacture |
-
1978
- 1978-09-20 JP JP11617078A patent/JPS5541595A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541595A (en) | 1980-03-24 |
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