JPS6341223B2 - - Google Patents
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- JPS6341223B2 JPS6341223B2 JP53111717A JP11171778A JPS6341223B2 JP S6341223 B2 JPS6341223 B2 JP S6341223B2 JP 53111717 A JP53111717 A JP 53111717A JP 11171778 A JP11171778 A JP 11171778A JP S6341223 B2 JPS6341223 B2 JP S6341223B2
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/83135—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different gate conductor materials or different gate conductor implants
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Description
【発明の詳細な説明】
本発明は、特に基準電圧発生装置に応用可能な
一対の絶縁ゲート型電界効果トランジスタの製法
に関する。
一対の絶縁ゲート型電界効果トランジスタの製法
に関する。
各種の半導体電子回路において、基準となる電
圧を発生させるには電圧の次元を持つた物理量を
利用することが必須の条件である。これまで、そ
の物理量としてはもつぱらPN接合ダイオードの
順方向電圧降下VFや逆方向降伏電圧（ツエナ電
圧）VZ並びに絶縁ゲート型電界効果トランジス
タ（IGFET、MOSFETで代表されることが多
い）のしきい値電圧Vth等が利用されている。
圧を発生させるには電圧の次元を持つた物理量を
利用することが必須の条件である。これまで、そ
の物理量としてはもつぱらPN接合ダイオードの
順方向電圧降下VFや逆方向降伏電圧（ツエナ電
圧）VZ並びに絶縁ゲート型電界効果トランジス
タ（IGFET、MOSFETで代表されることが多
い）のしきい値電圧Vth等が利用されている。
これらの物理量は絶対的な電圧値を示すもので
なく、その電圧値はさまざまなフアクターによつ
て変動を受ける。従つて、これらの物理量を各種
電子回路の基準電圧発生装置として利用するため
には、得られる電圧値の変動要素と許容できる変
動幅に注意を払わなければならない。
なく、その電圧値はさまざまなフアクターによつ
て変動を受ける。従つて、これらの物理量を各種
電子回路の基準電圧発生装置として利用するため
には、得られる電圧値の変動要素と許容できる変
動幅に注意を払わなければならない。
まず、これら物理量の温度特性について言え
ば、上記VFやVthは通常２〜３ｍＶ／℃程度の温
度依存性を持つており、この温度変化に伴なう基
準電圧の温度変化は用途によつては実用を断念せ
ざるを得ない程の大きさに及ぶ。
ば、上記VFやVthは通常２〜３ｍＶ／℃程度の温
度依存性を持つており、この温度変化に伴なう基
準電圧の温度変化は用途によつては実用を断念せ
ざるを得ない程の大きさに及ぶ。
次に、これら物理量の製造バラツキについて
は、MOSFETのしきい値電圧Vthは±0.2V程度
のバラツキがあり、このバラツキは温度変化より
も大きくなる。従つて、上述のバツテリ・チエツ
カをVthを利用してIC（集積回路）化した場合基
準電圧補正のための外部部品と接続ピン（端子）
のみならず、IC製造後の調整の手間が必要とな
る。
は、MOSFETのしきい値電圧Vthは±0.2V程度
のバラツキがあり、このバラツキは温度変化より
も大きくなる。従つて、上述のバツテリ・チエツ
カをVthを利用してIC（集積回路）化した場合基
準電圧補正のための外部部品と接続ピン（端子）
のみならず、IC製造後の調整の手間が必要とな
る。
また、ツエナ電圧VZは低い電圧では3V程度が
限度があり、１〜3V程度の低電圧範囲で使用す
る基準電圧としては不適当であり、又、ツエナ電
圧及びダイオードの順方向降下電圧を基準電圧と
して使用するのには、数ｍＡ〜数十ｍＡ程度の電
流を流す必要があり、低消費電力化という点でも
不適当である。
限度があり、１〜3V程度の低電圧範囲で使用す
る基準電圧としては不適当であり、又、ツエナ電
圧及びダイオードの順方向降下電圧を基準電圧と
して使用するのには、数ｍＡ〜数十ｍＡ程度の電
流を流す必要があり、低消費電力化という点でも
不適当である。
以上の説明から明らかなように、Vth、VFおよ
びVZを利用した従来の基準電圧発生装置は、温
度特性、製造バラツキ、消費電力および電圧レベ
ル等を考えれば、必ずしもあらゆる用途に適合す
るものではなく、極めて厳しい特性が要求される
用途に対しては実用化や量産化を断念せねばなら
なくなるケースがしばしばであつた。
びVZを利用した従来の基準電圧発生装置は、温
度特性、製造バラツキ、消費電力および電圧レベ
ル等を考えれば、必ずしもあらゆる用途に適合す
るものではなく、極めて厳しい特性が要求される
用途に対しては実用化や量産化を断念せねばなら
なくなるケースがしばしばであつた。
本発明者らは、以上のような検討から従来の基
準電圧発生装置の改良には物理的に限界があると
知り、新しい考え、発想を持つた基準電圧発生装
置の研究、開発に踏み切つた。
準電圧発生装置の改良には物理的に限界があると
知り、新しい考え、発想を持つた基準電圧発生装
置の研究、開発に踏み切つた。
かかる点に関し、本発明者は同一チヤンネルで
異なる導電型のゲート電極を有する一対の絶縁ゲ
ート型電界効果トランジスタ（MOSFET）を使
用して基準電圧発生装置を構成することを発明し
た。この基準電圧発生装置は後述から明らかにさ
れるように、次の利点を有している。
異なる導電型のゲート電極を有する一対の絶縁ゲ
ート型電界効果トランジスタ（MOSFET）を使
用して基準電圧発生装置を構成することを発明し
た。この基準電圧発生装置は後述から明らかにさ
れるように、次の利点を有している。
(a) 電子回路の設計、量産化を容易にすることが
できる。
できる。
(b) 温度変化が小さい。
(c) 電圧値の変動が製造条件の変動に対して小さ
い、例えばロツト間の製造バラツキ（偏差）が
小さいものが得られる。
い、例えばロツト間の製造バラツキ（偏差）が
小さいものが得られる。
(d) 製造後の調整が不要な程に製造バラツキを小
さくできる集積回路化されたものが得られる。
さくできる集積回路化されたものが得られる。
(e) 目標仕様に対して大きい余裕度を以つて製造
することが可能なものが得られる。
することが可能なものが得られる。
(f) 製造歩留りの高い基準電圧発生装置を含む集
積回路化された電子回路装置を得ることができ
る。
積回路化された電子回路装置を得ることができ
る。
本発明は以上の利点をもつ基準電圧発生装置の
製作に好適な絶縁ゲート型電界効果トランジスタ
の製法を提供することを目的とし、特に、絶縁ゲ
ート型電界効果半導体装置を具備する集積回路と
コンパチブルな製法を提供することを目的とす
る。
製作に好適な絶縁ゲート型電界効果トランジスタ
の製法を提供することを目的とし、特に、絶縁ゲ
ート型電界効果半導体装置を具備する集積回路と
コンパチブルな製法を提供することを目的とす
る。
まず、本発明者によつて構成された基準電圧発
生装置について説明する。この基準電圧発生装置
は半導体物性の原点にたちかえり、特にエネルギ
ーギヤツプEg、フエルミ準位Ef等に着眼して成
されたものである。
生装置について説明する。この基準電圧発生装置
は半導体物性の原点にたちかえり、特にエネルギ
ーギヤツプEg、フエルミ準位Ef等に着眼して成
されたものである。
第１図に本発明の基準電圧発生装置の一実施例
を構成するＮ型ポリシリコン５をゲート電極とす
るＰチヤネルMOSFET(A)とＰ型ポリシリコン６
をゲート電極とするＰチヤネルMOSFET(B)を示
した。
を構成するＮ型ポリシリコン５をゲート電極とす
るＰチヤネルMOSFET(A)とＰ型ポリシリコン６
をゲート電極とするＰチヤネルMOSFET(B)を示
した。
これらのFETはゲート電極の導電型を除いて
ほぼ同じ条件で製造されるので、両者のVthの差
はほぼＰ型シリコンとＮ型シリコンのフエルミ準
位の差に等しくなる。各ゲート電極には飽和濃度
付近にそれぞれの不純物がドープされ、この差は
シリコンのエネルギー・ギヤツプEg（約1.1V）に
ほぼ等しくなり、また、両者のチヤネル寸法を同
一にすることによりこのVth差を高精度でとりだ
すことが可能でこれが基準電圧源として利用され
る。
ほぼ同じ条件で製造されるので、両者のVthの差
はほぼＰ型シリコンとＮ型シリコンのフエルミ準
位の差に等しくなる。各ゲート電極には飽和濃度
付近にそれぞれの不純物がドープされ、この差は
シリコンのエネルギー・ギヤツプEg（約1.1V）に
ほぼ等しくなり、また、両者のチヤネル寸法を同
一にすることによりこのVth差を高精度でとりだ
すことが可能でこれが基準電圧源として利用され
る。
このような構成に基ずく基準電圧発生装置は温
度依存性が小さくまた製造偏差も小さいので、各
種電子回路の基準電圧発生装置として利用され得
る。
度依存性が小さくまた製造偏差も小さいので、各
種電子回路の基準電圧発生装置として利用され得
る。
なお第１図において１はＮ型シリコン基体、２
はFET素子分離用の厚い酸化膜、３はゲート酸
化膜、４はソース、ドレインのＰ型不純物層、５
はＮ型ポリシリコン、６はＰ型ポリシリコンであ
る。ここで上記Ｎ型ポリシリコンゲート５はＮ型
不純物及びＰ型不純物の両方がドープされてお
り、しかもＮ型不純物の濃度がＰ型不純物の濃度
の1.5倍以上である構造、あるいはＰ型不純物は
ほぼ含まず、Ｎ型不純物がドープされているにも
かかわらず、ソース、ドレインとセルフアライン
構造となつているものである。
はFET素子分離用の厚い酸化膜、３はゲート酸
化膜、４はソース、ドレインのＰ型不純物層、５
はＮ型ポリシリコン、６はＰ型ポリシリコンであ
る。ここで上記Ｎ型ポリシリコンゲート５はＮ型
不純物及びＰ型不純物の両方がドープされてお
り、しかもＮ型不純物の濃度がＰ型不純物の濃度
の1.5倍以上である構造、あるいはＰ型不純物は
ほぼ含まず、Ｎ型不純物がドープされているにも
かかわらず、ソース、ドレインとセルフアライン
構造となつているものである。
ここで上記Ｎ型不純物の濃度が上記Ｐ型不純物
濃度の1.5倍以上である必要性は下記の理由によ
る。すなわち通常の高濃度不純物ドープ技術にお
いては、濃度の制御制は設定値±20％程度のバラ
ツキがあり、従つて上記Ｎ型不純物濃度と上記Ｐ
型不純物濃度の比は（1.5±0.3）／（1.1±0.2）
となり、この比の最小値は１／１となるため、上
記Ｎ型およびＰ型不純物両方がドープされたポリ
シリコンのフエルミ準位は大きく変化してしま
う。
濃度の1.5倍以上である必要性は下記の理由によ
る。すなわち通常の高濃度不純物ドープ技術にお
いては、濃度の制御制は設定値±20％程度のバラ
ツキがあり、従つて上記Ｎ型不純物濃度と上記Ｐ
型不純物濃度の比は（1.5±0.3）／（1.1±0.2）
となり、この比の最小値は１／１となるため、上
記Ｎ型およびＰ型不純物両方がドープされたポリ
シリコンのフエルミ準位は大きく変化してしま
う。
従つてある程度の製造バラツキを許容するため
必ず、上記不純物濃度の比は1.5／１以上の必要
がある。
必ず、上記不純物濃度の比は1.5／１以上の必要
がある。
本発明はかかる要求を満足するために、次の工
程から成る一対のMOSFETを含む絶縁ゲート型
電界効果半導体装置の製法を提供するものであ
る。
程から成る一対のMOSFETを含む絶縁ゲート型
電界効果半導体装置の製法を提供するものであ
る。
(a) 半導体基板表面の第１の部分および第２の部
分を覆つてゲート絶縁膜を介してポリシリコン
膜を形成し、前記第２の部分を覆うポリシリコ
ン膜を除き、前記第１の部分を覆うポリシリコ
ン膜に第１導電型の不純物をドープする工程、 (b) 前記第１の部分および前記第２の部分におい
て第１のゲート電極および第２のゲート電極を
それぞれ形成するために前記ポリシリコン膜を
除去する工程、 (c) 前記第１および第２のゲート電極で覆われな
かつた前記第１および第２の部分、ならび、前
記第１および第２のゲート電極に対し、前記第
１導電型と反対導電型の第２導電型の不純物
を、前記第１のゲート電極における前記第１導
電型の不純物濃度より低いドープ量となるよう
に、ドープすることによつて、前記第１および
第２のゲート電極のそれぞれに関して第２導電
型のソースおよびドレイン領域を形成するとと
もに、前記第２のゲート電極を第２導電型に規
定する工程、 第２図ａ，ｂは本発明に係るIGFETの製造方
法を示したものである。
分を覆つてゲート絶縁膜を介してポリシリコン
膜を形成し、前記第２の部分を覆うポリシリコ
ン膜を除き、前記第１の部分を覆うポリシリコ
ン膜に第１導電型の不純物をドープする工程、 (b) 前記第１の部分および前記第２の部分におい
て第１のゲート電極および第２のゲート電極を
それぞれ形成するために前記ポリシリコン膜を
除去する工程、 (c) 前記第１および第２のゲート電極で覆われな
かつた前記第１および第２の部分、ならび、前
記第１および第２のゲート電極に対し、前記第
１導電型と反対導電型の第２導電型の不純物
を、前記第１のゲート電極における前記第１導
電型の不純物濃度より低いドープ量となるよう
に、ドープすることによつて、前記第１および
第２のゲート電極のそれぞれに関して第２導電
型のソースおよびドレイン領域を形成するとと
もに、前記第２のゲート電極を第２導電型に規
定する工程、 第２図ａ，ｂは本発明に係るIGFETの製造方
法を示したものである。
(a) Ｎ型Si基体１を酸化して素子分離用の厚い酸
化膜２を形成し、この開口部にゲート酸化膜３
を形成した後、気相成長法により真性半導体ポ
リシリコン膜を被着し更に気相成長酸化膜７を
部分的に形成する。酸化膜７をマスクとして、
リン、ヒ素などの不純物を上記ポリシリコンに
選択的にドープすることにより、Ｎ型ポリシリ
コン５および真性ポリシリコン６を得る。
化膜２を形成し、この開口部にゲート酸化膜３
を形成した後、気相成長法により真性半導体ポ
リシリコン膜を被着し更に気相成長酸化膜７を
部分的に形成する。酸化膜７をマスクとして、
リン、ヒ素などの不純物を上記ポリシリコンに
選択的にドープすることにより、Ｎ型ポリシリ
コン５および真性ポリシリコン６を得る。
(b) 酸化膜７を除去した後、ゲートポリシリコン
電極のホトエツチングによる加工を行い、ソー
ス、ドレインＰ型不純物層４を通常の熱拡散法
により形成する。ここで(a)でポリシリコンにド
ープするｎ型不純物濃度を(b)のＰ型不純物拡散
で上記ポリシリコンにドープするＰ型不純物濃
度の1.5倍以上とすることにより、ポリシリコ
ンゲート５はＮ型に保たれる。
電極のホトエツチングによる加工を行い、ソー
ス、ドレインＰ型不純物層４を通常の熱拡散法
により形成する。ここで(a)でポリシリコンにド
ープするｎ型不純物濃度を(b)のＰ型不純物拡散
で上記ポリシリコンにドープするＰ型不純物濃
度の1.5倍以上とすることにより、ポリシリコ
ンゲート５はＮ型に保たれる。
かかる本発明の製造方法は、次に第３図を基に
述べる本発明者によつて考えられた他の製造方法
に比較して、ゲート電極に対して特別なマスクあ
るいはエツチング工程を必要としないので、より
有利である。
述べる本発明者によつて考えられた他の製造方法
に比較して、ゲート電極に対して特別なマスクあ
るいはエツチング工程を必要としないので、より
有利である。
第３図ａ，ｂ，ｃ，ｄは本発明の基準電圧発生
装置の他の製造方法を示すものであり、ａは第２
図ａと同一の製造工程を示したものである。
装置の他の製造方法を示すものであり、ａは第２
図ａと同一の製造工程を示したものである。
(b) 酸化膜７を除去した後、ゲートポリシリコン
電極のホトエツチングによる加工を行いポリシ
リコンゲートをマスクとしてソース、ドレイン
となる部分のゲート酸化膜を除去した後750℃
〜900℃スチーム中で60秒から600秒間酸化す
る。
電極のホトエツチングによる加工を行いポリシ
リコンゲートをマスクとしてソース、ドレイン
となる部分のゲート酸化膜を除去した後750℃
〜900℃スチーム中で60秒から600秒間酸化す
る。
この酸化により、ソース、ドレインとなる部
分９、および真性ポリシリコン６の表面には、
20〜40Åの酸化膜８および１０が形成され、Ｎ
型型ポリシリコンゲートの表面には70〜200Å
の酸化膜９が形成される。
分９、および真性ポリシリコン６の表面には、
20〜40Åの酸化膜８および１０が形成され、Ｎ
型型ポリシリコンゲートの表面には70〜200Å
の酸化膜９が形成される。
(c) この後、950〜1000℃でホウ素を約20分熱拡
散することにより、酸化膜８および１０を突き
通してＰ形不純物層４、Ｐ形ポリシリコン層６
を形成する。この時Ｎ型ポリシリコン層５は酸
化膜９により保護され、ホウ素はドープされな
い。あるいはホウ素の熱拡散の前にHF：H2O
＝１：99のエツチ液で60secエツチすることに
より酸化膜８、および１０を除去しかつ酸化膜
９は40〜150Å残して上記ホウ素の熱拡散を行
つても同様の構造が得られる。
散することにより、酸化膜８および１０を突き
通してＰ形不純物層４、Ｐ形ポリシリコン層６
を形成する。この時Ｎ型ポリシリコン層５は酸
化膜９により保護され、ホウ素はドープされな
い。あるいはホウ素の熱拡散の前にHF：H2O
＝１：99のエツチ液で60secエツチすることに
より酸化膜８、および１０を除去しかつ酸化膜
９は40〜150Å残して上記ホウ素の熱拡散を行
つても同様の構造が得られる。
(d) この後リンガラス膜１１を形成し、コンタク
ト穴を形成し、Al電極１２を形成して完成す
る。
ト穴を形成し、Al電極１２を形成して完成す
る。
本製造方法はSiゲートＰチヤネルMOSFETの
場合について説明したが、SiゲートCMOSICの
場合のＰチヤネルMOSFETについても全く同様
である。
場合について説明したが、SiゲートCMOSICの
場合のＰチヤネルMOSFETについても全く同様
である。
以下に、本発明の製造方法によつて得られた一
対のMOSFETを使用する基準電圧発生装置にお
いて、基準電圧を取り出す方法について述べる。
対のMOSFETを使用する基準電圧発生装置にお
いて、基準電圧を取り出す方法について述べる。
次にMOSFETトランジスタのVthの差を取り
出す回路について説明する。
出す回路について説明する。
以下に説明する回路は上述したフエルミ準位の
差（Efo−Efp）を取り出すための一方法となり得
るが、その他一般的に、異なるVthを持つFETの
Vthの差に基ずく電圧を基準電圧として利用する
基準電圧発生装置として応用できる。
差（Efo−Efp）を取り出すための一方法となり得
るが、その他一般的に、異なるVthを持つFETの
Vthの差に基ずく電圧を基準電圧として利用する
基準電圧発生装置として応用できる。
第４図は、MOSトランジスタのしきい値電圧
に対応する電圧を発生する回路である。T1，T2
はドレインとゲートが共通に接続された、いわゆ
るMOSダイオードを構成している。
に対応する電圧を発生する回路である。T1，T2
はドレインとゲートが共通に接続された、いわゆ
るMOSダイオードを構成している。
I0は定電流源、T1，T2は異なるしきい値電圧
Vth1、Vth2とほぼ等しい相互コンダクタンスβを
持つMOSFETであり、各々のドレイン電圧を
V1、V2とすれば I0＝１／２β（V1−Vth1）2＝１／２β（V2−Vth2）2 であるから V1＝Vth1＋√20 ……(2) V2＝Vth2＋√20 ……(3) となり、ドレイン電圧の差をとれば、しきい値電
圧の差を取り出すことができる。
Vth1、Vth2とほぼ等しい相互コンダクタンスβを
持つMOSFETであり、各々のドレイン電圧を
V1、V2とすれば I0＝１／２β（V1−Vth1）2＝１／２β（V2−Vth2）2 であるから V1＝Vth1＋√20 ……(2) V2＝Vth2＋√20 ……(3) となり、ドレイン電圧の差をとれば、しきい値電
圧の差を取り出すことができる。
定電流源としては、十分大きな抵抗を使つても
良く、特性のそろつたものであれば、拡散抵抗、
多結晶Si抵抗、イオン打込みによつて作られた抵
抗、MOSトランジスタによる抵抗を使用するこ
とができる。
良く、特性のそろつたものであれば、拡散抵抗、
多結晶Si抵抗、イオン打込みによつて作られた抵
抗、MOSトランジスタによる抵抗を使用するこ
とができる。
この回路でT1，T2として先に説明したN+ゲー
トMOS及びP+ゲートMOSを使用すれば、しきい
値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ型
半導体のフエルミ・準位の差（Efo−Efp）を取り
出すことができる。
トMOS及びP+ゲートMOSを使用すれば、しきい
値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ型
半導体のフエルミ・準位の差（Efo−Efp）を取り
出すことができる。
第５図および第６図は、異なるしきい値電圧を
持つFETをMOSダイオード形式に直列に接続し
て、しきい値電圧の差を取り出す回路例である。
T1はしきい値電圧Vth1、T2はしきい値電圧Vth2
を持つているとする。
持つFETをMOSダイオード形式に直列に接続し
て、しきい値電圧の差を取り出す回路例である。
T1はしきい値電圧Vth1、T2はしきい値電圧Vth2
を持つているとする。
抵抗R1がT1のインピーダンスに比較して十分
大きく、抵抗R2がT2のインピーダンスに比較し
て十分大きい条件では V1−V2≒Vth1 ……(4) V1≒Vth2 ……(5) ゆえに、 V2≒Vth1−Vth2 ……(6) となる。
大きく、抵抗R2がT2のインピーダンスに比較し
て十分大きい条件では V1−V2≒Vth1 ……(4) V1≒Vth2 ……(5) ゆえに、 V2≒Vth1−Vth2 ……(6) となる。
第７図ａは、容量の両端子にしきい値電圧に対
応する電圧を加え、容量に保持された電圧を差電
圧として取り出すものである。第７図ｂはその動
作タイミングを表わしたものである。クロツクパ
ルスφ1によりT5，T6をオンさせて容量C1にT1，
T2のしきい値電圧Vth1、Vth2の差電圧をチヤージ
する。
応する電圧を加え、容量に保持された電圧を差電
圧として取り出すものである。第７図ｂはその動
作タイミングを表わしたものである。クロツクパ
ルスφ1によりT5，T6をオンさせて容量C1にT1，
T2のしきい値電圧Vth1、Vth2の差電圧をチヤージ
する。
φ1が切れた後、クロツφ2によりT3をオンさせ
C1のノードを接地する。この時C1にはしきい
値電圧の差電圧が保持されているから、ノード
にはその電位をそのままでる。後で述べるような
電圧検出回路に使用する場合には、この時のノー
ドの電位をそのまま基準電圧として使用するこ
ともできる。が、より一般的な形で使用できるた
めには、クロツクφ2が入つている時間内にクロ
ツクφ3によつてトランス・ミツシヨンゲートT6、
T7をオンさせて、容量C2にその電位をとり込み、
演算増幅器５の逆相入力（−）へ出力を全面帰還
した、いわゆるボルテージ・フオロアで受けれ
ば、その出力として、十分内部インピーダンスの
低い状態で、T1，T2のしきい値電圧の差が基準
電圧として得られる。
C1のノードを接地する。この時C1にはしきい
値電圧の差電圧が保持されているから、ノード
にはその電位をそのままでる。後で述べるような
電圧検出回路に使用する場合には、この時のノー
ドの電位をそのまま基準電圧として使用するこ
ともできる。が、より一般的な形で使用できるた
めには、クロツクφ2が入つている時間内にクロ
ツクφ3によつてトランス・ミツシヨンゲートT6、
T7をオンさせて、容量C2にその電位をとり込み、
演算増幅器５の逆相入力（−）へ出力を全面帰還
した、いわゆるボルテージ・フオロアで受けれ
ば、その出力として、十分内部インピーダンスの
低い状態で、T1，T2のしきい値電圧の差が基準
電圧として得られる。
第８図は同様に容量C2を利用した基準電圧発
生装置である。クロツクφ1によりT8をオンさせ
る。この時T9はクロツクφ2によりオフ状態であ
る。ノードの電位はノードの電位よりT1の
しきい値電圧Vth1だけ下がり、ノードの電位は
ノードの電位よりT2のしきい値電圧Vth2だけ
下がり、容量Ｃの両端には両者の差電圧がチヤー
ジされる。次にφ1によりT8をオフし、φ2により
T9をオンさせるとノードにしきい値電圧の差
電圧が得られる。
生装置である。クロツクφ1によりT8をオンさせ
る。この時T9はクロツクφ2によりオフ状態であ
る。ノードの電位はノードの電位よりT1の
しきい値電圧Vth1だけ下がり、ノードの電位は
ノードの電位よりT2のしきい値電圧Vth2だけ
下がり、容量Ｃの両端には両者の差電圧がチヤー
ジされる。次にφ1によりT8をオフし、φ2により
T9をオンさせるとノードにしきい値電圧の差
電圧が得られる。
第９図は、第７図の回路で使用される公知の演
算増幅器を示したものである。T1，T2は差動増
幅回路を構成している差動対であり、T5，T6は
その能動負荷である。T7は、T3，T4によるバイ
アス回路と共に定電流回路を構成している。T8，
T7はT7を定電流源負荷とするレベル・変動兼出
力バツフアー回路である。図ではＣ−MOSでの
回路構成例を示したが、シングル・チヤネル
MOSでも構成できることは言うまでもない。
算増幅器を示したものである。T1，T2は差動増
幅回路を構成している差動対であり、T5，T6は
その能動負荷である。T7は、T3，T4によるバイ
アス回路と共に定電流回路を構成している。T8，
T7はT7を定電流源負荷とするレベル・変動兼出
力バツフアー回路である。図ではＣ−MOSでの
回路構成例を示したが、シングル・チヤネル
MOSでも構成できることは言うまでもない。
第１図は本発明の構成に必要なフエルミ準位の
異なつたゲート電極を持つMOSFETの断面図、
第２図ａ，ｂ、第３図ａ，ｂ，ｃ，ｄはそれぞれ
本発明に係るMOSFETの製造方法を示す断面
図、第４図、第５図、第６図、第７図ａ、第８
図、第９図はそれぞれフエルミ準位の異つたゲー
ト電極を持つMOSFETを利用した基準電圧発生
回路図、第７図ｂは、第７図ａの回路の動作タイ
ミングを表わす信号波形タイムチヤート図、をそ
れぞれ示すものである。 １……Ｎ型シリコン基体、２……酸化膜、３…
…ゲート酸化膜、４……Ｐ型層、５……Ｎ型ポリ
シリコン、６……Ｐ型ポリシリコン、７……気相
成長酸化膜。
異なつたゲート電極を持つMOSFETの断面図、
第２図ａ，ｂ、第３図ａ，ｂ，ｃ，ｄはそれぞれ
本発明に係るMOSFETの製造方法を示す断面
図、第４図、第５図、第６図、第７図ａ、第８
図、第９図はそれぞれフエルミ準位の異つたゲー
ト電極を持つMOSFETを利用した基準電圧発生
回路図、第７図ｂは、第７図ａの回路の動作タイ
ミングを表わす信号波形タイムチヤート図、をそ
れぞれ示すものである。 １……Ｎ型シリコン基体、２……酸化膜、３…
…ゲート酸化膜、４……Ｐ型層、５……Ｎ型ポリ
シリコン、６……Ｐ型ポリシリコン、７……気相
成長酸化膜。
Claims (1)
- 【特許請求の範囲】 １ (a) 半導体基板表面の第１の部分および第２
の部分を覆つてゲート絶縁膜を介してポリシリ
コン膜を形成し、前記第２の部分を覆うポリシ
リコン膜を除き、前記第１の部分を覆うポリシ
リコン膜に第１導電型の不純物をドープする工
程、 (b) 前記第１の部分および前記第２の部分におい
て第１のゲート電極および第２のゲート電極を
それぞれ形成するために前記ポリシリコン膜を
除去する工程、 (c) 前記第１および第２のゲート電極で覆われな
かつた前記第１および第２の部分、ならび、前
記第１および第２のゲート電極に対し、前記第
１導電型と反対導電型の第２導電型の不純物
を、前記第１のゲート電極における前記第１導
電型の不純物濃度より低いドープ量となるよう
に、ドープすることによつて、前記第１および
第２のゲート電極のそれぞれに関して第２導電
型のソースおよびドレイン領域を形成するとと
もに、前記第２のゲート電極を第２導電型に規
定する工程、 とから成る異なる導電型のゲート電極をもつ同一
チヤンネル型の一対の絶縁ゲート型電界効果トラ
ンジスタを形成することを特徴とする絶縁ゲート
型電界効果半導体装置の製法。
Priority Applications (31)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171778A JPS5539605A (en) | 1978-09-13 | 1978-09-13 | Reference voltage generation device |
| IN118/CAL/79A IN151981B (ja) | 1978-09-13 | 1979-02-08 | |
| CH1621/79A CH657712A5 (de) | 1978-03-08 | 1979-02-19 | Referenzspannungserzeuger. |
| DE2954543A DE2954543C2 (ja) | 1978-03-08 | 1979-02-20 | |
| DE19792906527 DE2906527A1 (de) | 1978-03-08 | 1979-02-20 | Bezugsspannungsgenerator |
| FR7904226A FR2447036B1 (fr) | 1978-03-08 | 1979-02-20 | Dispositif generateur de tension de reference |
| CA000321955A CA1149081A (en) | 1978-03-08 | 1979-02-20 | Reference voltage generator device |
| NL7901335A NL7901335A (nl) | 1978-03-08 | 1979-02-20 | Generator voor een referentiespanning. |
| IT20368/79A IT1111987B (it) | 1978-03-08 | 1979-02-20 | Dispositivo generatore di tensione di riferimento |
| GB8119560A GB2081015B (en) | 1978-03-08 | 1979-03-06 | Improvements in the manufacture of semiconductor devices |
| GB7907817A GB2016801B (en) | 1978-03-08 | 1979-03-06 | Referenc voltage generating device |
| GB8119559A GB2081014B (en) | 1978-03-08 | 1979-03-06 | Improvements in the manufacture of semiconductor devices |
| GB8119561A GB2100540B (en) | 1978-03-08 | 1979-03-06 | Reference voltage generators |
| GB8119562A GB2081458B (en) | 1978-03-08 | 1979-03-06 | Voltage comparitors |
| CA000395811A CA1145063A (en) | 1978-03-08 | 1982-02-08 | Reference voltage generator device |
| CA000395812A CA1146223A (en) | 1978-03-08 | 1982-02-08 | Battery checker |
| CA000395810A CA1154880A (en) | 1978-03-08 | 1982-02-08 | Reference voltage generator device |
| CA000395813A CA1143010A (en) | 1978-03-08 | 1982-02-08 | Reference voltage generator device |
| US06/484,351 US4559694A (en) | 1978-09-13 | 1983-04-12 | Method of manufacturing a reference voltage generator device |
| HK80/84A HK8084A (en) | 1978-03-08 | 1984-01-24 | A battery checker |
| SG41684A SG41684G (en) | 1978-03-08 | 1984-06-04 | Improvements in the manufacture of a semiconductor device |
| SG417/84A SG41784G (en) | 1978-03-08 | 1984-06-04 | Reference voltage generating device |
| SG41584A SG41584G (en) | 1978-03-08 | 1984-06-04 | Reference voltage generating device |
| MY1984375A MY8400375A (en) | 1978-03-08 | 1984-12-31 | A battery checker |
| CH1928/85A CH672391B5 (de) | 1978-03-08 | 1985-02-19 | Referenzspannungserzeuger. |
| HK351/85A HK35185A (en) | 1978-03-08 | 1985-05-09 | Reference voltage generating device |
| HK363/85A HK36385A (en) | 1978-03-08 | 1985-05-09 | Improvements in the manufacture of a semiconductor device |
| HK364/85A HK36485A (en) | 1978-03-08 | 1985-05-09 | Reference voltage generating device |
| MY658/85A MY8500658A (en) | 1978-03-08 | 1985-12-30 | Reference voltage generating device |
| MY671/85A MY8500671A (en) | 1978-03-08 | 1985-12-30 | Reference voltage generating device |
| MY672/85A MY8500672A (en) | 1978-03-08 | 1985-12-30 | Reference voltage generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11171778A JPS5539605A (en) | 1978-09-13 | 1978-09-13 | Reference voltage generation device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5539605A JPS5539605A (en) | 1980-03-19 |
| JPS6341223B2 true JPS6341223B2 (ja) | 1988-08-16 |
Family
ID=14568369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11171778A Granted JPS5539605A (en) | 1978-03-08 | 1978-09-13 | Reference voltage generation device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5539605A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0443128U (ja) * | 1990-08-10 | 1992-04-13 | ||
| JPH0714922U (ja) * | 1993-08-25 | 1995-03-14 | 日本針布株式会社 | 動物用整毛ブラシ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431788B2 (ja) * | 1973-05-02 | 1979-10-09 | ||
| US3990891A (en) * | 1974-05-24 | 1976-11-09 | Deepsea Ventures, Inc. | Halidation of nonferrous metal values in manganese oxide ores |
| US3975648A (en) * | 1975-06-16 | 1976-08-17 | Hewlett-Packard Company | Flat-band voltage reference |
-
1978
- 1978-09-13 JP JP11171778A patent/JPS5539605A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0443128U (ja) * | 1990-08-10 | 1992-04-13 | ||
| JPH0714922U (ja) * | 1993-08-25 | 1995-03-14 | 日本針布株式会社 | 動物用整毛ブラシ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5539605A (en) | 1980-03-19 |
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