JPH0243362B2

JPH0243362B2 -

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Publication number: JPH0243362B2
Application number: JP24395184A
Authority: JP
Priority date: 1984-11-19
Filing date: 1984-11-19
Publication date: 1990-09-28
Also published as: JPS61123208A

Description

【発明の詳細な説明】

本明細書の詳細な説明の順序は産業上の利用分野従来技術（第２図）、解決すべき問題点、問題点を解決するための手段（第１図）、作用、実施例全体のブロツク系統図の説明（第１図）、補正しうる周波数特性の説明（第３図）、周波数特性制御回路１４の説明（第４図）、電子型可変抵抗素子１６₁〜１６ｍ（第５図）、インターフエース回路３１８の説明（第６図
Ａ）、補正制御信号の説明（第６図Ｂ）、 AD変換回路２７の説明（第７図）、演算制御装置２８の動作説明（第８図Ａ，Ｂ）、表示装置３１の説明（第９図）、周波数特性制御回路１４の構成及び動作の説明
（第１０図〜第１３図）、周波数特性制御回路１４の他の例の説明（第１
８図）、発明の効果、以上順序である。（産業上の利用分野）本発明は周波数特性補正装置に関し、特に音響
信号（オーデイオ信号）の周波数特性をデジタル
制御信号を用いて所望の周波数特性になるように
補正制御する周波数特性補正装置に関する。（従来技術）従来より、音響信号を複数の周波数帯域に分割
し、各分割周波数帯域の信号成分毎にそのレベル
を互いに独立に制御することにより、音響信号に
所望の周波数特性を付与して出力する周波数特性
補正装置、いわゆるグラフイツク・イコライザが
知られている。上述したグラフイツク・イコライザを用いて周
波数特性を所望の特性とするには、従来より周波
数帯域の分割数に等しい数だけ設けられた操作部
（つまみ）を手動で操作することにより行なつて
いたので、操作が煩雑であつた。このため、マイクロプロセツサ等から構成され
る演算制御装置を用いて周波数特性制御用の信号
を発生し、デジタル的に周波数特性を補正する装
置も提案されており、例えば、第２図に示すよう
な装置が挙げられる。第２図は従来の周波数特性補正装置の一例のブ
ロツク系統図である。第２図において、ピンクノ
イズ発生器１より取り出されたオクターブ当りの
エネルギーが一定のノイズ（いわゆるピンクノイ
ズ信号）はグラフイツク・イコライザ２を介して
増幅回路３に供給され、増幅回路３で増幅された
後、リスニングルーム等の音場４内に配置された
スピーカ５により音場４空間内に放射された音
は、マイクロホン６により収音されて電気信号
（音響信号）に変換された後、互いに通過周波数
帯域が異なるｍ個の帯域フイルタ７₁〜７ｍに並
列に供給され、ｍ個の周波数帯域の周波数成分に
分割される。帯域フイルタ７₁〜７ｍから取り出
された各周波数成分は、検波回路８₁〜８ｍを通
してAD変換回路９₁〜９ｍに供給され、AD変換
回路９₁〜９ｍでデジタル信号に変換された後、
デジタル演算処理装置１０に供給される。デジタ
ル演算処理装置１０はグラフイツク・イコライザ
２の各共振周波数の信号レベルを制御し、周波数
特性の測定の結果が所望の周波数特性となるよう
にする。ここで、グラフイツク・イコライザ２はデジタ
ル演算処理装置１０から出力されるアドレス信号
とデータ信号とのうち、アドレス信号をデコード
して得たラツチパルスによりデータ信号をラツチ
し、そのラツチ出力信号をｍ個のAD変換回路
（第２図中に図示せず）のうち所定の１つのDA
変換回路を通してｍ個のスイツチのうちの対応す
る１つのスイツチをオンまたはオフとし、ｍ種類
の共振周波数の１つをピークの状態またはデイツ
プの状態にするように構成されている。また、従来装置の他の例としてAD変換回路９₁
〜９ｍの代りに基準電圧と検波回路８₁〜８ｍの
出力検波電圧とを各別に比較する比較回路をｍ個
設け、この比較回路の出力信号によりｍ個の可逆
カウンタ回路のうち対応する可逆カウンタ回路の
計数方向を制御し、所定のクロツク信号を計数し
て得た可逆カウンタ回路の出力信号を上述した
DA変換回路へ供給する構成の装置もあつた。（解決すべき問題点）しかし、第２図に示す従来の周波数特性補正装
置はｍ個のAD変換回路９₁〜９ｍと、グラフイツ
ク・イコライザ２内にｍ個のDA変換回路とが
夫々必要で、極めて高価であるという問題点があ
つた。また、比較回路を用いた従来の周波数特性補正
装置は基準電圧を発生する発生回路が必要であ
り、しかも、ｍ種の基準電圧を夫々所望の周波数
特性に補正するために手動で調整しなければなら
ず、補正に時間がかかる上に所望の周波数特性を
得にくいという問題点を有していた。ところで、上記第２図以外の例としては、第64
回AUDIO ENGINEERING SOCIETY（以下、
AESと記す）（1980年10月31日〜11月３日、ニユ
ーヨークで開催）でdbx，INCのRobert W.
Adamsにより発表された「automatic
equalizer／analyzer」があり、また、特開昭56
−17507号公報（特願昭54−93498）記載の発明な
どがある。上記２つの例の説明について本明細書
中では詳しく説明をしないので、必要であれば上
記文献を参照されたい。上述したAESで発表された装置は10バンドの
イコライザを10個のフイルタと10個のDA変換回
路とから構成されており、このため、イコライザ
は制御されるバンド数に等しい数のフイルタと
DA変換回路とが必要になる。また、このイコラ
イザは４ビツトのバンド選択データと８ビツトの
レベル制御データとをイコライザのDA変換回路
にパラレルで伝送する必要がある。従つて、演算
制御装置とイコライザとの間の接続線数が多くな
り、イコライザの構成が複雑となる。さらに、イ
コライザを複数のバンドパスフイルタにより構成
しているので、位相変化による歪が発生するとい
う問題点を有していた。また、上述した特開昭56−17507号公報には16
ビツトパラレルデータにより入力されたオーデイ
オ信号がレベル制御されるデジタル式信号制御装
置が開示されている。これは周波数特性を所望値
に設定する場合、マイクロコンピユータからの制
御信号が16ビツトと比較的ビツトの多いビツト数
のワード（データ長が長いデジタル信号）で処理
される結果、レベル調整回路あるいはイコライザ
の構成が非常に複雑となり、コストの上昇を招く
と共に、イコライザの主要部分を集積回路（IC）
化することが容易でないという問題点を有してい
た。（問題点を解決するための手段）第１図は本発明になるイコライザ周波数特性補
正装置の一実施例のブロツク系統図であり、上述
した問題点を解決するための手段となる本発明の
基本的構成要素は以下の通りである。なお、括弧
内に記載した構成要素は特許請求の範囲に記載し
た構成要素である。ピンクノイズ信号等の周波数特性補正用の基準
音声情報信号を出力するピンクノイズ発生器１１
（基準音声情報信号発生器）、周波数特性補正時にピンクノイズ信号を入力信
号源として選択するように制御されるセレクタ回
路１３（切換回路）、セレクタ回路１３の出力信号を所定の信号レベ
ルまで増幅する増幅回路１５（第１の増幅回路）、インターフエース回路３１８から供給される信
号によりLC共振回路１７₁〜１７ｍの共振周波数
毎に増幅回路１５の利得を制御する電子制御型可
変抵抗素子１６₁〜１６ｍ（可変抵抗回路網）、所定の複数の異なる共振周波数のLC共振回路
１７₁〜１７ｍ（共振回路）、演算増幅装置２８から補正制御信号が供給さ
れ、補正制御信号に対応して電子制御型可変抵抗
素子１６₁〜１６ｍを制御するための信号を出力
するインターフエース回路３１８（インターフエ
ース回路）、なお、インターフエース回路３１８
は補正制御信号のうちの直列信号の形態のデータ
信号、クロツクパルス信号が供給され、直列信号
の形態のデータ信号をクロツクパルス信号に対応
して並列信号の形態のデータ信号に変換して出力
するシフトレジスタ３２０（シフトレジスタ）
と、シフトレジスタ３２０の出力信号に対応する
電子制御型可変抵抗素子１６₁〜１６ｍのうちの
１つの電子制御型可変抵抗素子を選択するための
ラツチパルスを出力するデコーダ３２３（デコー
ダ）と、デコーダ３２３から出力されるラツチパ
ルスにより選択された電子制御型可変抵抗素子１
６₁〜１６ｍのうちの１つの電子制御型可変抵抗
素子を制御するためにシフトレジスタから出力さ
れた並列信号の形態のデータ信号をラツチするた
めのラツチ回路３２４₁〜３２４ｍ（ラツチ回路）
と、シフトレジスタ３２０から出力される並列信
号の形態のデータ信号及びストローブ信号が供給
され、シフトレジスタ３２０から出力される並列
信号の形態のデータ信号のデコーダ３２３への供
給を制御するゲート回路３２１及びラツチ回路３
２２（制御回路）から構成されている。増幅回路１５の出力信号を所定の信号レベルま
で増幅する増幅回路１８（第２の増幅回路）、音場に放射された音声信号を所定の周波数帯域
別に分割した後、検波して出力する周波数解析装
置３２（周波数解析装置）、所定の複数の周波数特性曲線に関するデータが
記録されたROM２９（記憶回路）、周波数解析装置３２の出力信号をアナログデジ
タル変換するAD変換回路２７（アナログデジタ
ル変換回路）、 AD変換回路２７から出力されるデジタル信号
と、ROM２９に記憶されているデジタル信号と
を周波数帯域別に比較して両信号間の差を求め、
両信号間の差に対応する第１のデジタルデータ部
及び第２デジタルデータ部からなる直列信号の形
態のデータ信号、クロツクパルス信号、データ信
号の伝送位置を判別するためのストローブ信号か
らなる補正制御信号を出力する演算制御装置２８
（演算制御装置）。（作用）本発明になる周波数特性補正装置は周波数特性
補正時に例えば、以下のような回路系統が構成さ
れる。ピンクノイズ発生器１１ ↓ セレクタ回路１３ ↓ 増幅回路１５、 ↓ 電子制御型可変抵抗素子１６₁〜１６ｍ
← インターフエース回路３１８、 ↓ ↑ 共振回路１７₁〜１７ｍ、演算制御装置２８ ↓ ↑ 増幅回路１８ AD変換回路２７ ↓ ↑ スピーカ２０セレクタ回路２６ ↓ ↑ 音場１９周波数解析装置３２ ↓ ↑ マイクロホン２１ → セレクタ回路２３上記回路系統によりピンクノイズ信号発生器１
１から出力されるピンクノイズ信号をセレクタ回
路１３、周波数特性制御回路１４、及び増幅回路
１８を介してスピーカ２０により音場１９内へ放
射し、音場１９内へ放射された音声情報信号を周
波数解析装置３２で所定の周波数帯域に分離した
後、アナログデジタル変換回路２７でデジタル信
号に変換して出力する。また、演算制御装置２８はROM２９（記憶回
路）に記憶されている周波数特性曲線に関するデ
ジタル信号のうち、所望の１つの周波数特性曲線
に関するデジタル信号と、上記回路系統により
AD変換回路２７から出力されるデジタル信号と
をAD変換回路２７から出力されるデジタル信号
の周波数帯域別に比較し、比較した結果２信号間
に差がある場合は差を求め、上記２信号間に差が
ある信号の周波数帯域に関する情報を第１のデジ
タルデータ部とし、上記２信号間の差の信号レベ
ルに関する情報を第２のデジタルデータ部とし、
これら第１及び第２のデジタルデータ部から構成
される直列信号の形態のデータ信号、クロツクパ
ルス信号、データ信号の伝送位置を判別するため
のストローブ信号からなる補正制御信号を周波数
特性制御回路１４へ供給し、周波数特性制御回路
１４は補正制御信号のうちの第１のデジタルデー
タ部に対応する周波数帯域の信号レベルを第２の
デジタルデータ部に対応させて制御し、すべての
周波数帯域にわたつて上記２信号間の差がなくな
るまで、上述した動作を繰り返して実行すること
により音場の周波数特性を所望の周波数特性に補
正する。（実施例）第１図は本発明になる周波数特性補正装置の一
実施例のブロツク系統図である。第１図中、ピンクノイズ発生器１１より出力さ
れたピンクノイズ信号と音源１２から出力された
音響信号とは夫々第１のセレクタ回路であるセレ
クタ回路１３に供給される。セレクタ回路１３は
後述する演算制御装置２８よりも選択制御信号に
より周波数特性補正時にはピンクノイズ発生器１
１から出力されるピンクノイズ信号を選択出力す
るように制御される。セレクタ回路１３により選択出力された信号は
周波数特性制御回路１４に供給され、ここで、予
め設定された互いに異なるｍ個の周波数帯域毎に
入力信号のレベルが（互いに独立に）制御される
ことにより第３図に示すように周波数特性が可変
制御される。上述した第３図は第１図に示した本発明になる
周波数特性補正装置の一実施例により補正し得る
周波数特性を示し、及びで示す周波数特性範
囲内において、任意の周波数特性補正をすること
ができる。なお、第３図において、f₁，f₂，…，
fmは夫々後述する周波数特性制御回路１４を構
成するLC共振回路１７₁，１７₂，…，１７ｍの
共振周波数を示している。周波数特性制御回路１４は増幅回路１５、ｍ個
の電子制御型可変抵抗素子（以下、単に可変抵抗
素子と記すこともある）１６₁〜１６ｍと、ｍ個
のLC共振回路１７₁〜１７ｍを含み、これらは、
より詳細には第４図に示す如き構成とされてい
る。第４図に示すように増幅回路１５は抵抗器Ra、
演算増幅回路３４及び抵抗器Rbより構成されて
いる。また、抵抗器Raと演算増幅回路３４の非反転
入力端子との接続端子３６と、抵抗器Rbと演算
増幅回路３４の反転入力端子との接続端子３７と
の間にｍ個の可変抵抗素子１６₁〜１６ｍが並列
に接続されている。更に、可変抵抗素子１６₁〜
１６ｍは夫々LC共振回路１７₁〜１７ｍが各別に
接続されている。LC共振回路１７₁〜１７ｍの各
共振周波数は可聴周波数帯域内の互いに異なるｍ
種類の共振周波数に選定されている。また、更
に、３３は入力端子、３５は出力端子である。上記可変抵抗素子１６₁〜１６ｍは夫々同一の
構成とされており、例えば、第５図に示す如き等
価回路で示される。ｉ番目の１つの可変抵抗素子１６ｉは第５図に
示す如く、接続端子３６と接続端子３７との間に
直列に接続された2n個の抵抗器R₁〜R_2oと、夫々
の一端が抵抗器R₁〜R_2oの夫々の一端に接続さ
れ、他端が共通に端子３９に接続された2n個の
開閉成スイツチ（以下、単に、スイツチと記すこ
ともある）S₁〜S_2oと、抵抗器Rn〜R_o+1との接続
点と、端子３９との間に接続された１つの開閉成
スイツチ（以下、単に、スイツチと記すこともあ
る）S₀よりなり、抵抗器RnとR_o+1との接続点は
更に端子３８に接続されている。端子３８は接地され、端子３９は可変抵抗素子
１６ｉに対応する１つのLC共振回路１７ｉ（第５
図中に図示せず）に接続される。開閉成スイツチS₀及びS₁〜S_2oは演算制御装置
２８よりの制御信号により、どれか１つのスイツ
チのみが閉成され、その他のスイツチは開成され
る。これにより可変抵抗素子１６ｉは端子３６及
び端子３７を固定端子とし、更に、端子３９を摺
動端子とする可変抵抗器と同様の構成になる。なお、第１図は演算制御装置２８と周波数特性
制御回路１４との間の結線を簡略化して示してい
るが、実際は第６図Ａに示すようにクロツクパル
ス信号、データ信号、ストローブ信号の３種類の
補正制御信号が伝送される結線があり、演算制御
装置２８と周波数特性制御回路１４（電子制御型
可変抵抗素子１６₁〜１６ｍ）との間には第６図
Ａに示すようなインターフエース回路３１８が介
挿されている。データ信号は、後述するようにシリアルビツト
の第１のデータワード及び第２のデータワードを
含んでいる。なお、第６図Ａは演算制御装置２８と周波数特
性制御回路１４との間の関係を説明するためのブ
ロツク系統図、第６図Ｂは演算制御装置２８から
周波数特性制御回路１４へ供給される３種類の補
正制御信号のタイムチヤートである。また、第１図に示した増幅回路１５及びLC共
振回路１７₁〜１７ｍは簡略化のため第６図Ａ中
では省略してある。インターフエース回路３１８は演算制御回路２
８から供給される補正制御信号（可変抵抗素子１
６₁〜１６ｍを一度に一つ制御するような補正制
御信号）をシリアルにデコードする。また、可変
抵抗素子１６₁〜１６ｍはインターフエース回路
３１８から供給される信号により制御される。再び、第５図を参照して説明すると、周波数特
性制御回路１４は周波数fi（これはLC共振回路１
７ｉの共振周波数）を中心とする狭帯域において
は、スイツチS₀が閉成された時にフラツトな周波
数特性の所定レベル特性を示し、スイツチSnよ
りS₁方向へどれか１つのスイツチを切換ていく
（閉成していく）と徐々に減衰量が大なるレベル
減衰特性を示し、他方スイツチS_o+1〜S_2oのうち
１つのスイツチを順次S_2o方向へ切換ていく（閉
成していく）と徐々に大なるレベル増強特性を示
す。再び、第１図に戻つて説明すると、周波数特性
補正時にはセレクタ回路１３によりピンクノイズ
信号が選択出力され、上記構成の周波数特性制御
回路１４により周波数特性が制御された後、増幅
回路１８を介してリスニングルーム等の音場１９
内のスピーカ２０に供給され、スピーカ２０によ
り発音される。スピーカ２０より発音された音は
音場１９内に設けられたマイクロホン２１により
収音されて電気信号（音響信号）に変換された
後、利得を可変できるよう構成された可変利得増
幅回路２２を介して第２のセレクタ回路であるセ
レクタ回路２３に供給される。セレクタ回路２３は周波数特性制御回路１４及
び可変利得増幅回路２２のいずれか一方の出力信
号を演算制御装置２８よりの選択制御信号により
選択出力するように構成されており、周波数特性
補正時には可変利得増幅回路２２の出力信号を選
択出力するように制御される。従つて、周波数特性補正時には、セレクタ回路
２３よりマイクロホン２１で音響−電気変換さ
れ、かつ、可変利得増幅回路２２により増幅され
た電気信号が取り出され、互いに異なるｍ＋１個
の帯域通過帯域特性を有するフイルタ回路２４₀
〜２４ｍに夫々同時に供給され、ここで、ｍ＋１
個の周波数帯域の周波数成分に夫々分割される。なお、フイルタ回路２４₁〜２４ｍの通過帯域
の中心周波数は前記LC共振回路１７₁〜１７ｍの
各共振特性に夫々等しくされている。また、フイ
ルタ回路２４₀は可聴周波数全帯域を通過帯域と
するフイルタ回路である。フイルタ回路２４₀〜２４ｍより取り出された
ｍ＋１個の各周波数成分に選別された信号は検波
回路２５₀〜２５ｍにより検波された後、第３の
セレクタ回路であるセレクタ回路２６に供給され
る。なお、上述したフイルタ回路２４₀〜２４ｍ及
び検波回路２５₀〜２５ｍは周波数解析装置３２
を構成する要素である。セレクタ回路２６は、演算制御装置２８よりの
選択制御信号により周波数特性補正時には検波回
路２５₀〜２５ｍの出力検波信号を順次巡回的に
選択切換し、１つの検波信号のみを出力するよう
制御され、その出力検波信号をAD変換回路２７
へ出力する。 AD変換回路２７は第７図に示す如く、抵抗器
Ｒと２Ｒとの各抵抗器よりなるはしご型の抵抗回
路網にＫ個のバツフアアンプ４２₁〜４２ｋを接
続し、演算制御装置２８よりバツフアアンプ４２
_１〜４２ｋへ順次巡回的に基準電圧を印加するこ
とにより、はしご型抵抗回路網より一定周期の階
段波を出力させて、コンパレータ４１の一方の入
力端子に印加し、コンパレータ４１の他方の入力
端子４０にはセレクタ回路２６よりも検波信号
（アナログ信号）を印加する構成とされている。すなわち、公知のはしご型AD変換回路２７よ
り取り出される階段波とセレクタ回路２６よりの
検波信号とを夫々コンパレータ４１で比較するこ
とによりコンパレータ４１より検波信号レベルに
応じた時間タイミングで所定極性の信号が出力さ
れ、演算制御装置２８へ入力される。演算制御装置２８は、例えば、後述するように
中央演算処理装置（CPU）等から構成されてお
り、AD変換回路２７より検波信号レベルに応じ
た時間タイミングで取り出された所定論理値のデ
ジタル信号の入力タイミングにより検波信号レベ
ルを各周波数帯域毎に順次判断し、音場１９の音
響特性（周波数特性）を測定する。しかる後、演算制御装置２８はリード・オンリ
ー・メモリ（以下、ROMと記す）２９に予め記
憶されている複数の周波数特性の中から任意に選
択した１つの周波数特性（例えば、フラツトな周
波数特性）に対応するデジタル信号のビツトに対
応した信号レベルとAD変換回路２７から出力さ
れるデジタル信号のビツトに対応した信号レベル
とを夫々比較して、両者の間にレベル差がある場
合にはそのレベル差のある周波数帯域についてレ
ベル差をなくす方向にレベル制御する補正制御信
号を発生して、この補正制御信号をインターフエ
ース回路３１８を介して可変抵抗素子１６₁〜１
６ｍのうち対応する１つ又は複数の可変抵抗素子
に印加する。なお、演算制御装置２８（ROM２９）からの
任意に選択された周波数特性に対応するデジタル
信号は表示制御回路３０に供給され、ここで、表
示に必要な所定の信号処理を施された後、表示装
置３１に供給されて表示される。また演算制御装置２８に中に示したCPU（中央
演算処理装置）、RAM（ランダム・アクセス・メ
モリ）、ROM（リード・オンリー・メモリ）、
Ｉ／Ｏ（入出力ポート）は演算制御装置２８を構
成する要素である。従つて、ROM２９より入力する所望の周波数
特性をフラツトな特性としてその周波数特性を自
動的に補正した後に、セレクタ回路２３の出力信
号を周波数特性制御回路１４の出力信号に切換え
た場合は、音場１９の周波数特性をフラツトにす
るために必要な周波数特性、つまり、各周波数帯
域における設定値を表示装置３１により表示する
ことができる。なお、周波数特性の自動補正後に、セレクタ回
路１３を音源１２からの音響信号を選択して出力
する状態に切換ることにより、音場１９において
所望の周波数特性が正確に付与された音を楽しむ
ことができる。また、この時セレクタ回路２３を周波数特性制
御回路１４の出力信号を選択する状態に切換るこ
とにより、その時の音響信号の周波数特性を表示
装置３１により確認することができる。なお、セレクタ回路２３は演算制御装置２８か
らの選択制御信号により選択切換され、セレクタ
回路１３も演算制御装置２８からの制御信号によ
り、選択切換されるので、セレクタ回路２３はセ
レクタ回路１３の出力信号も選択切換できる構成
としてもよい。以下に第８図Ａ及びＢを参照して演算制御装置
２８の動作の一例を説明する。第８図Ａ及びＢは第１図中に示した演算制御装
置２８の動作の一例を説明するためのフローチヤ
ートである。第８図Ａに示すように第１図に示した本発明に
なる周波数特性補正装置の一実施例に第９図に示
す電源スイツチSWPへの操作入力により、電源
が供給されると、演算制御装置２８は処理動作を
開始（スタート）し、必要な初期化（例えば、所
定のメモリのリセツト、周波数特性制御回路１４
の周波数特性をフラツトに設定する等）が行なわ
れた後、ステツプ１００へ移る。ステツプ１００で演算制御装置２８はキー入力
装置８０（第１図及び第９図参照）に入力された
指示に従つて、あらかじめメモリ（ROM２９）
にストアされている周波数特性曲線のデータの内
の一つの周波数特性曲線のデータ（例えば、フラ
ツトな周波数特性を示すフラツト周波数特性曲線
のデータ）を読み出し、演算制御装置２８内の
RAMの所定のアドレスにストアしてステツプ１
０２へ移る。ステツプ１０２で、演算制御装置２８はソフト
ウエアカウンタのカウント値Ｃを０に設定した
後、ステツプ１０４へ移る。なお、上述したソフ
トウエアカウンタのカウント値Ｃは全帯域f₀及び
バンドf₁〜fm（第３図参照）の中の一つに対応づ
けるために使用されるので、ソフトウエアカウン
タのカウント値Ｃが０の際は可聴周波数帯域の全
帯域（f₁〜fmをすべて含む帯域）が対応づけら
れる。ステツプ１０４で、演算制御装置２８はソフト
ウエアカウンタのカウント値Ｃに対応するバンド
の周波数応答あるいは信号レベルを示すデータを
周波数制御装置２８内のRAMにストアする。つ
まり、例えば、ソフトウエアカウンタのカウント
値Ｃが０の際は全帯域の周波数応答、あるいは信
号レベルが〔dB〕単位で演算制御装置２８内の
RAMにストアされ、この際、ステツプ１０６に
移る。ステツプ１０６で、演算制御装置２８は第１の
セレクタ回路１３が入力信号源としてピンクノイ
ズ発生器１１の出力信号を選択するような制御信
号をセレクタ回路１３へ出力した後、ステツプ１
０８へ移る。ステツプ１０８で、演算制御装置２８は第２の
セレクタ回路２３が入力信号源として可変利得増
幅回路２２を介して供給されるマイクロホン２１
の出力信号を選択するような制御信号をセレクタ
回路２３へ出力した後、ステツプ１１０へ移る。ステツプ１１０で、演算制御装置２８は第３の
セレクタ回路２６がソフトウエアカウンタのカウ
ント値Ｃに対応した周波数解析装置３２の出力信
号を選択するような制御信号をセレクタ回路２６
へ出力する。つまり、例えば、ソフトウエアカウ
ンタのカウント値Ｃが０の際はセレクタ回路２６
が周波数解析装置３２の可聴周波数帯域の全帯域
f₀の信号レベルを示す検波回路２５₀の出力信号
を選択してAD変換回路２７へ出力するような制
御信号が演算制御装置２８からセレクタ回路２６
へ供給される。この後、ステツプ１１２へ移る。ステツプ１１２で、演算制御装置２８はAD変
換回路２７へセレクタ回路２６から供給される信
号のAD変換を開始するような制御信号を発生す
る。この後、ステツプ１１４へ移る。ステツプ１１４で、AD変換回路２７がAD変
換したデジタル信号のデータ（８ビツトのデジタ
ルデータ）が演算制御装置２８内のRAMの所定
のアドレスにストアされる。この後、ステツプ１
１６へ移る。ステツプ１１６で、演算制御装置２８はAD変
換回路２７から供給されるデジタル信号のデータ
と所望の周波数特性曲線のデータとの比較を行な
つた後、ステツプ１１８へ移る。ステツプ１１８で、演算制御装置２８はステツ
プ１１６で比較した結果が等しいか等しくないか
を判定する。この判定について具体的に説明する
と、例えば、AD変換回路２７から出力されるデ
ジタル信号のデータと所望の周波数特性曲線のデ
ータとの差が1.5〔dB〕以内の場合は等しい
（YES）と判断してステツプ１２０へ移り、それ
以外の場合は等しくないもの（NO）と判断して
ステツプ１２６へ移る。また、例えば、ソフトウエアカウンタのカウン
ト値Ｃが０の場合はあらかじめ設定した全帯域の
測定最適レベルとの比較を行なう。ステツプ１２０で、演算制御装置２８はソフト
ウエアカウンタのカウント値Ｃを１だけ増加させ
た後、ステツプ１２２へ移る。上述したステツプ１２０について更に具体的に
説明すると、ステツプ１２０に演算制御装置の処
理動作が移つたということは選択したバンドのレ
ベルが所望の周波数応答のレベルに一致した場合
であるので、演算制御装置２８はソフトウエアカ
ウンタのカウント値ＣがＣ＝０の場合は可変利得増幅回路２２のゲインを調整す
る必要がなく、またソフトウエアカウンタのカウ
ント値Ｃが１≦Ｃ≧ｍの場合は周波数特性制御回路１４の増幅回路１５
のゲインを調整する必要がない。ステツプ１２２で、演算制御装置２８はソフト
ウエアカウンタのカウント値Ｃがｍ＋１（例えば、
12）であるかどうかを判定し、ソフトウエアカウ
ンタのカウント値Ｃがｍ＋１（例えば、12）であ
る場合（YES）はステツプ１２４へ移り、ソフ
トウエアカウンタのカウント値Ｃがｍ＋１（例え
ば、12）でない場合（NO）はステツプ１０４へ
戻る。上述した本発明になる周波数特性補正装置の一
実施例では可聴周波数帯域を11の周波数帯域（バ
ンド）に周波数分割して音場補正を行なうシステ
ムであるため、分割（バンド）数ｍ（＝11）と全
帯域バンドとを加算した数であるｍ＋１（＝12）、
つまり、12回それぞれのバンドにおいて音場補正
を行なうことにより、音場の補正が終了したこと
になる。そこで、ステツプ１２２を設け、ソフト
ウエアカウンタのカウント値Ｃが上述した12に一
致したかどうかを判定することにより音場補正が
終了したかどうかを判定している。従つて、ステ
ツプ１２２で（NO）となつた場合には再びステ
ツプ１０４へ戻り、再び、ステツプ１０４〜１２
２及びステツプ１２６〜１２８の処理動作を繰り
返して行する。ステツプ１２４で、演算制御装置２８は第９図
に示すスペアナレベルアツプ（ダウン）キー
SPU（SPD）による感度設定データを用いて可変
利得増幅回路２２が所望の感度に設定されるよう
に制御制御号を出力し、可変利得増幅回路２２が
所望の感度に設定された後、音場補正のための処
理動作を終了する。また、再び、ステツプ１１８へ戻つてステツプ
１１８で（NO）となつた場合は上述したように
演算制御装置２８の処理動作はステツプ１２６へ
移る。ステツプ１２６へ処理動作が移つたという
ことはROM２９から読み出した所望の周波数応
答（レベル）と測定値との間に差を有する状態を
示している。従つて、ステツプ１２６で、演算処
理装置２８はROM２９から読み出した所望の周
波数応答（レベル）と測定値との間の差を求めた
後、ステツプ１２８へ移る。ステツプ１２８において、ソフトウエアカウン
タのカウント値ＣがＣ≧１の場合は演算制御装置２８は音場の周波数応答
（レベル）が上述したようにROM２９から読み
出される所望の周波数応答（レベル）になるよう
な補正制御信号を周波数特性制御回路１４（電子
制御型可変抵抗素子１６₁〜１６ｍ）へ出力する。以下、第８図Ｂを参照してステツプ１２８にお
ける処理動作を更に具体的に説明する。第８図Ｂは第８図Ａ中に示したステツプ１２８
の処理動作の一例のフローチヤートである。演算制御装置２８の処理動作がステツプ１２８
〔（第８図Ａ）〕に移るとスタートする。演算制御
装置２８はステツプ１３０において、ソフトウエ
アカウンタのカウント値Ｃが０であるかどうかを
判定し、Ｃ＝０の場合（YES）はステツプ１３４へ移り、Ｃ≠０の場合（NO）はステツプ１３２へ移る。ステツプ１３２で、演算制御装置２８は第６図
Ａに示すインターフエース回路３１８の端子ｉに
第６図Ｂに示すようなクロツクパルス信号の供給
を開始した後、ステツプ１３６へ移る。ステツプ１３６で、演算制御装置２８は第６図
Ａに示すインターフエース回路３１８の端子ｈに
第６図Ｂに示すようなデータ信号である第１のデ
ータワード（バンドを指定するデータを含む信
号）を供給した後、ステツプ１３８へ移る。ステツプ１３８で、演算制御装置２８は第６図
Ａに示すインターフエース回路３１８の端子ｊに
第６図Ｂに示すようなストローブ信号を供給した
後、ステツプ１４０へ移る。ステツプ１４０で、演算制御装置２８は第６図
Ａに示すインターフエース回路３１８の端子ｈに
第６図Ｂに示すようなデータ信号である第２のデ
ータワード（補正量を示すデータを含む信号）を
供給した後、ステツプ１４２へ移る。ステツプ１４２で、演算制御装置２８は第６図
Ａに示すインターフエース回路３１８の端子ｊに
第６図Ｂに示すような（ステツプ１３８で供給し
たストローブ信号とは別の）ストローブ信号を供
給した後、ステツプ１４４へ移る。ステツプ１４４で、演算制御装置２８はステツ
プ１３２で演算制御装置２８から第６図Ａに示し
たインターフエース回路３１８の端子ｉに供給を
開始した第６図Ｂに示すようなクロツクパルス信
号の供給を停止した後、第８図Ｂに示したフロー
チヤートに示した処理動作（第８図Ａに示したス
テツプ１２８の処理動作）を終了する。なお、上述したインターフエース回路３１８の
端子ｈ，ｉ，ｊにそれぞれ供給されるデータ信号
である第１及び第２のデータワード信号、クロツ
クパルス信号、ストローブ信号は、後に第１０図
及び第１１図及び第１２図を参照して説明する際
に詳しく説明するが、信号レベルが各バンドにお
いて制御されるように使用される。また、ステツプ１３４で、演算制御装置２８は
可変利得増幅回路２２に制御データ（第６図Ｂ中
に示したデータ信号である第２のデータワード信
号）をラツチした後、上述したステツプ１４４と
同様に第８図Ｂに示したフローチヤートに示した
処理動作（第８図Ａに示したステツプ１２８の処
理動作）を終了する。上記実施例の説明では複数の予め設定された
（例えば、ROM２９に記憶された）周波数特性
曲線の内の１つの周波数特性曲線を選択し、好適
な方法で周波数応答を制御するように測定された
周波数応答をAD変換したデータと所望の周波数
特性曲線のデータとを比較し、補正するように構
成した装置であつたが、例えば、予め設定された
以外の周波数特性曲線を選択したい場合、つま
り、音響信号に与えたい周波数応答を任意に設定
するためには、手動で作動する周波数応答装置を
上記実施例で説明した装置に備えつけることが考
えられる。第９図は本発明になる周波数特性補正装置の一
実施例の表示装置３１の一例を示した図である。第９図において、第１図中に示したキー入力装
置８０の一部をなす各バンドに対応したスイツチ
SWUi及びSWDiは各バンドの信号レベルを設定
するスイツチであり、これらのスイツチを操作す
ることにより各バンドの信号レベルをステツプ状
に増強（ブースト）または減衰（カツト）するこ
とができるように構成されている。つまり、演算制御装置２８は上述したスイツチ
SWUi及びSWDiが操作されている時間を検出す
ることにより、周波数特性曲線を設定している。スイツチSWU₁〜SWU₁₂はそれぞれ信号レベ
ルをそれぞれ増強させるために用いるスイツチ
で、スイツチSWD₁〜SWD₁₂はそれぞれ信号レベ
ルをそれぞれ減衰させるために用いるスイツチで
ある。つまり、上述したように演算制御装置２８
は上記スイツチが操作されている時間を計測し、
この計測した時間に対応して各バンドにおける信
号レベルの増強あるいは減少を行なうようにプロ
グラムされている。第９図中に示した３１１は第１図に示した表示
装置３１の前面部分を示しており、表示装置３１
はｍバンド、つまり、第９図に示したように11バ
ンドと全帯域に対応する部分とからなるｍ＋１
（＝12）の表示素子３１₀，３１₁〜３１₁₁を備え
ている。さらに詳細に説明すると、各バンドの表示部分
である表示素子３１₀〜３１₁₁は表示制御回路３
０で駆動される複数の発光素子、例えば、VFD，
LED等の発光素子等から構成されている。また、
第９図においてエネルギーを供給されている発光
素子は黒く示してあり、さらに各部分の複数の発
光素子３１₀〜３１₁₁は入力信号の周波数スペク
トルを表示するように垂直に配列されている。つまり、周波数特性制御回路１４の出力信号あ
るいは可変利得増幅回路２２からの出力信号のう
ちの一方の出力信号がセレクタ回路２３により選
択切換されて表示制御回路３０を介して表示装置
３１に供給されるので、第１図に示したように装
置を構成することにより、表示素子３１₁〜３１
₁₁と表示素子３１₀とはf₁〜fmの各バンドとf₀の可
聴周波数全帯域のレベルを表示するスペクトラム
アナライザーとしても使用することが可能であ
る。また、上述したスイツチSWU₀〜SWU₁₁及び
SWD₀〜SWD₁₁により手動で所望の周波数特性曲
線を入力する際には表示装置３１は各バンド及び
全帯域におけるレベルインジケータとして用いる
ことが可能であり、表示装置３１をレベルインジ
ケータとして使用することにより、正確に所望の
周波数特性曲線を入力することが可能である。な
お、表示装置３１がレベルインジケータとして作
動する際に、表示素子３１₀〜３１₁₁は光点表示
状態となる。第９図に示した表示装置３１と周波数特性曲線
入力装置であるスイツチSWU₀〜SWU₁₁及び
SWD₀〜SWD₁₁はオーデイオ信号の単一チヤンネ
ルのみを示しているが、第９図に示したような配
列を２組設けて、ステレオ再生に対応した形態に
構成することも可能であることは言うまでもな
い。なお、第９図に示すキー及びスイツチは第１図
に示すキー入力装置を構成するもので、SWPは
電源スイツチ、SWAはROM２９に記録された周
波数特性曲線を選択するための周波数特性曲線択
キー、SPU，SPDは可変利得増幅回路２２の感
度の設定を行なうスペアナレベルアツプキー、ス
ペアナレベルダウンキーである。第１０図は本発明になる周波数特性補正装置の
一実施例の周波数特性制御回路１４の等価回路の
一例の回路図である。第１０図において第１図，
第４図〜第６図と同一の構成要素には同一の符号
を付してその説明を省略する。ここでは、上述し
たバンド数ｍの値を14とした場合について説明す
る。第１０図に示すように周波数特性制御回路１４
は演算増幅回路３０３〜３０６、インターフエース回路３１８、 14個の第１の可変抵抗回路VR１Ａ〜VR１４
Ａ、 14個の第２の可変抵抗回路VR１Ｂ〜VR１４
Ｂ、抵抗器Ｒ１６Ａ，Ｒ１６Ｂ，Ｒ２６Ａ，Ｒ２６
Ｂ、 R₁₁，R₁₂，R₂₁，R₂₂、スイツチＳ１６Ａ，Ｓ１６Ｂ，Ｓ２６Ａ，Ｓ２
６Ｂ、共振回路１７₁〜１７₁₄ から構成されている。可変抵抗回路VR１Ａ〜VR７Ａの一端は端子
ａを介して演算増幅回路３０３の反転入力端子に
共通に接続され、その他端は端子m₁〜m₇を介し
て共振回路１７₁〜１７₇に各別に接続されてい
る。また、可変抵抗回路VR１Ｂ〜VR７Ｂの一端
は端子ｄを介して演算増幅回路３０４の非反転入
力端子に共通接続され、他端は端子m₁〜m₇を介
して共振回路１７₁〜１７₇各別に接続されてい
る。更に、可変抵抗回路VR８Ａ〜VR１４Ａの一
端は端子ｅを介して演算増幅回路３０５の反転入
力端子に共通に接続され、その他端は端子m₈〜
m₁₄を介して共振回路１７₈〜１７₁₄に各別に接続
されている。また更に、可変抵抗回路VR８Ｂ〜VR１４Ｂ
の一端は端子ｇを介して演算増幅回路３０６の非
反転入力端子に共通に接続され、その他端は端子
m₈〜m₁₄を介して共振回路１７₈〜１７₁₄に各別
に接続されている。また、端子ａは抵抗器R₁₁を介して端子ｂに接
続される一方、直列に接続されている抵抗器Ｒ１
６Ａ及びスイツチＳ１６Ａから構成された直列回
路を介して接地されている。端子ｄは抵抗器R₁₂を介して端子ｃに接続され
る一方、直列に接続されている抵抗器Ｒ１６Ｂ及
びスイツチＳ１６Ｂから構成された直列回路を介
して接地されている。端子ｅは抵抗器Ｒ２１を介して端子ｆに接続さ
れる一方、直列に接続された抵抗器Ｒ２６Ａ及び
スイツチＳ２６Ａから構成された直列回路を介し
て接地されている。端子ｇは抵抗器Ｒ２２を介して端子ｆに接続さ
れる一方、直列に接続された抵抗器Ｒ２６Ｂとス
イツチＳ２６Ｂから構成された直列回路を介して
接地されている。端子３０７は演算増幅回路３０３の非反転入力
端子に接続し、演算増幅回路３０３の出力端子は
端子ｂと端子ｃとの接続点に接続し、演算増幅回
路３０４の出力端子は端子３１２に接続すると共
に、演算増幅回路３０４の反転入力端子に接続し
ている。端子３０８は演算増幅回路３０５の非反転入力
端子に接続し、演算増幅回路３０５の出力端子は
端子ｆに接続し、演算増幅回路３０６の出力端子
は端子３１３に接続すると共に、演算増幅回路３
０６の反転入力端子に接続している。可変抵抗回路VR１Ａ〜VR１４Ａ及びVR１Ｂ
〜VR１４Ｂは夫々同一構成であり、それらのう
ち同じ共振回路に接続される１つの第１及び第２
の可変抵抗回路VRiA及びVRiB（ｉは１〜14）の
具体的構成の一例は第１１図のようになつてい
る。第１１図に示すようにｉ番目の第１の可変抵抗
回路VRiAとｉ番目の第２の可変抵抗回路VRiB
（但し、以下の説明中のｉは１〜14のうちの１つ
の値を示す）とは共に同一構成であつて、各１個
の抵抗器及びアナログスイツチより構成された直
列回路が、例えば、６つ並列に接続された構成と
されており、６つの直列回路の抵抗器を順次Ｒ０
〜Ｒ５で表わし、それに接続されるアナログスイ
ツチをＳ０〜Ｓ５として表わすものとする。これらのアナログスイツチＳ０〜Ｓ５ならびに
Ｓ１６Ａ，Ｓ１６Ｂ（Ｓ２６Ａ，Ｓ２６Ｂ）は
夫々後述する如く、インターフエース回路３１８
の出力信号によつて、オン・オフ制御される。ま
た、抵抗器Ｒ０〜Ｒ５の抵抗値は適宜の値に選定
されている。第１２図は周波数特性制御回路１４を集積回路
（IC）化した場合の一例の回路系統図を示してい
る。第１２図において、第１０図と同一の構成要素
には同一符号を付してその説明を省略する。第１２図においてシフトレジスタ３２０、ゲート回路３２１，３２５₁〜３２５₁₄、３２６₁〜３２６₁₄、ラツチ回路３２２、３２４₁〜３２４₁₄ デコーダ３２３は第１０図に示したインターフエース回路３１８
を構成する要素である。入力端子ｈより入来する演算制御装置２８より
のデータ信号のデータ語長は８ビツトであり、シ
フトレジスタ３２０に印加され、演算制御装置２
８より端子ｉに入来するクロツクパルス信号（シ
フトクロツク）により順次右方向へシフトされて
いく。そして、演算制御装置２８は端子ｈ及び端子ｉ
へデータ信号及びクロツクパルス信号（シフトク
ロツク）を８個まで出力した後に端子ｊにストロ
ーブ信号を出力する（第６図Ｂ参照）。ここで、第１３図に示す如く、シフトレジスタ
３２０に記憶される８ビツトのデータ信号の第１
ビツト目から第４ビツト目までを「Ｓ／Ｒ」で示し、第５ビツト目と第６ビツト目とを「Ｄ／Ｒ」で示し、第７ビツト目を「Ｄ／」で示し、第８ビツト目を「SEL」で夫々示すものとすると、データ信号は第８ビツ
ト目のデータ「SEL」が「１」であるデータ信号３３１（第１のデータ
ワード）か、「０」であるデータ信号３３２（第
２のデータワード）のいずれかとされて演算制御
装置２８より出力される。演算制御装置２８は通常、データ信号（第１の
データワード）をまず送出し、しかる後にストロ
ーブ信号を送出する。従つて、端子ｊにストローブ信号が入来した時
は通常はシフトレジスタ３２０に記憶されたデー
タのうち第８ビツト目のデータ「SEL」は「１」である。この第８ビツト目のデータ「SEL」が「１」であるデータ信号（第１のデータワー
ド）３３１は第１３図に×印で示すその第７ビツ
ト目のデータは使用されず、第１ビツト目から第
４ビツト目のデータ「Ｓ／Ｒ」が上記ストローブ信号の入力により第１２図に示
すゲート回路３２１から発生されるラツチパルス
によりラツチ回路３２２にラツチされ、これと同
時に第５及び第６ビツト目のデータ「Ｄ／Ｒ」が夫々ラツチ回路３２２にラツチされる。すなわ
ち、ゲート回路３２１はシフトレジスタ３２０の
第８ビツト目のデータ「SEL」が「１」であり、端子ｊよりストローブ信号が入
来した時にラツチ回路３２２へラツチパルスを送
出し、また、デコーダ３２３へその動作を行なわ
せる信号を出力する。一方、第１３図に３３１で示すデータ信号（第
１のデータワード）の第５ビツト目及び第６ビツ
ト目のデータ「Ｄ／Ｒ」は第１２図に示すラツチ回路３２２よりアナログ
スイツチＳ１６Ａ，Ｓ１６Ｂ，Ｓ２６Ａ及びＳ２
６Ｂに夫々印加され、第５ビツト目のデータ「Ｄ／Ｒ４」が「１」の時はアナログスイツチＳ２６Ａ及びＳ
２６Ｂがオンで、「０」の時はオフとする。同様に第６ビツト目のデータ「Ｄ／Ｒ５」が「１」の時はアナログスイツチＳ１６Ａ及びＳ
１６Ｂがオンで、「０」の時はオフとする。すなわち、データ信号（第１のデータワード）
の第５ビツト目及び第６ビツト目の２ビツトのデ
ジタルデータはアナログスイツチＳ１６Ａ及びＳ
１６ＢとＳ２６ＡとＳ２６Ｂとの開閉制御するた
めのスイツチングデータとして使用されるわけで
あるが、これらのアナログスイツチは指定した分
割周波数帯域のレベル増強量の範囲を定めるため
にオン・オフされるものであるから、結局これら
の２ビツトのデジタルデータはレベル増強量の範
囲（レベル増減幅）を定める。すなわち、第１１図から明らかなようにアナロ
グスイツチＳ１６ＡまたはＳ２６Ａがオンの時は
これに接続されている第１の可変抵抗回路VR１
Ａ〜VR７ＡまたはVR８Ａ〜VR１４Ａの６つの
アナログスイツチに応じて定まるＳ０〜Ｓ５の並
列合成抵抗に抵抗器Ｒ１６ＡまたはＲ２６Ａが並
列に接続されたこととなるので、アナログスイツ
チＳ１６ＡまたはＳ２６Ａかオフの時に比し、並
列合成抵抗値が小となり、これによりレベル増減
幅が小とされる。同様にアナログスイツチＳ１６ＢまたはＳ２６
Ｂがオンのときは第２の可変抵抗回路VR１Ｂ〜
VR７ＢまたはVR８Ｂ〜VR１４Ｂの並列合成抵
抗値がオフのときに比し小となり、レベル増減幅
が狭くされる。従つて、データ信号（第１のデータワード）に
より、第１２図に示すラツチ回路３２４₁〜３２
４₁₄のうち、指定された分割周波数帯域に応じた
１つのラツチ回路のみが、その後、新たなデータ
信号（第１のデータワード）が入来するまではラ
ツチ動作を行なうように制御され、また、これと
同時に指定レベル増減量に応じた増減幅となるよ
うに、アナログスイツチＳ１６Ａ，Ｓ１６Ｂ，Ｓ
２６Ａ，Ｓ２６Ｂがオン、オフ制御される。次に、演算制御装置２８はデータ信号（第２の
データワード）を端子ｈに送出し、クロツクパル
ス信号（シフトクロツク）を端子ｉへ送出し、８
ビツトの送出が終了した時点で端子ｊへストロー
ブ信号を出力する。このストローブ信号発生時点
では第１３図に３３２で示す如くシフトレジスタ
３２０に記憶された第８ビツト目のデジタルデー
タ「SEL」は「０」であり、これにより、第１２
図に示すゲート回路３２１はシフトレジスタ３２
０に記憶されている第１ビツト目から第７ビツト
目のデジタルデータを、指定分割周波数帯域に応
じてラツチ動作を行なうようにデコーダ３２３の
出力により制御されている１つのラツチ回路３２
４ｉにラツチさせる。ラツチ回路３２４ｉにラツチされた７ビツトの
デジタルデータのうち、第７ビツト目のデジタル
データ「Ｄ／」は、ゲート回路３２５ｉ及び３２６ｉに夫々印加
され、その値が「１」のときはゲート回路３２５
ｉをゲート「開」状態とすると同時に、ゲート回
路３２６ｉをゲート「閉」状態とし、他方、その
値が「０」のときはゲート回路３２５ｉを「閉」
状態とし、かつ、ゲート回路３２６ｉをゲート
「開」状態とする。これにより、ラツチ回路３２４ｉにラツチされ
た７ビツトのデジタルデータはのうち、第１ビツ
ト目から第６ビツト目のデジタルデータは上記第
７ビツト目のデジタルデータ「Ｄ／」の値に応じてゲート回路３２５ｉまたは３２６ｉ
を通して可変抵抗回路VRiAまたはVRiBに印加
され、第１１図に示す如く、６つのアナログスイ
ツチＳ０〜Ｓ５のうち対応するアナログスイツチ
をオンまたはオフとする。ここで、ゲート回路３
２５ｉまたは３２６ｉから取り出される６ビツト
のデジタルデータのうち、第１ビツト目のデータ「Ｓ／Ｒ０」は、例えば、アナログスイツチＳ０をオン、オフ
制御し、以下、第７図に示すように第２ビツト
目、…第６ビツト目の各データ「Ｓ／Ｒ１」，…，
「Ｄ／Ｒ５」はアナログスイツチＳ１，…，Ｓ５
をオン、オフ制御し、また、それらの各デジタル
データの値が「１」のときは対応するアナログス
イツチをオンとし、値が「０」のときはオフとす
る。上記アナログスイツチＳ０〜Ｓ５のうち、オン
とされた１つまたは２つ以上のアナログスイツチ
に接続された抵抗器よりなる並列合成抵抗が、共
振回路１７ｉに接続される。なお、指定されなかつた他の可変抵抗回路
VRiAまたはVRiBのアナログスイツチはすべて
オフとされている。ここで、第１の可変抵抗回路VR１Ａ〜VR１
４Ａは２段縦続接続された演算増幅回路３０３と
３０４と、または３０５と３０６とのうち、入力
側の演算増幅回路３０３及び３０５の反転入力端
子に一端が共通接続され、他端が共振回路１７₁
〜１７₁₄に夫々別々に接続されているから、第１
の可変抵抗回路の並列合成抵抗値が無限大（スイ
ツチＳ０〜Ｓ５がすべてオフ）のときは、演算増
幅回路３０３，３０５の利得が１であり、並列合
成抵抗値が小になるにつれて負帰還量が小となる
から、第１の可変抵抗回路VRiAに接続された共
振回路１７ｉの共振周波数fi付近における利得が
大になり、レベル増強量が大になる。他方、第２の可変抵抗回路VR１Ｂ〜VR１４
Ｂは演算増幅回路３０４及び３０６の非反転入力
端子に一端が共通接続され、他端が共振回路１７
_１〜１７₁₄に夫々別々に接続されているから、そ
の並列抵抗値が無限大（スイツチＳ０〜Ｓ５がす
べてオフ）のときは演算増幅回路３０４，３０６
には抵抗分圧されることなく、信号が供給される
から利得が１であり、並列合成抵抗値が小になる
につれて、演算増幅回路３０４，３０６の非反転
入力端子には抵抗器Ｒ１２またはＲ２２と第２の
可変抵抗回路VRiBとによる抵抗分圧回路の分圧
比が大になることによつて、減衰量が大とされた
信号が入力されるから、上記並列合成抵抗値が小
になるにつれて、第２の可変抵抗回路VRiBに接
続された共振回路１７ｉの共振周波数fi付近にお
ける周波数成分のレベルがより減衰されることに
なる。従つて、第１７図に示すデータ信号（第２のデ
ータワード）３３２はレベル増強時に第１の可変
抵抗回路VRiAを指定し、また、レベル減衰時に
は第２の可変抵抗回路VRiBを指定するレベル増
減方向指定デジタルデータ（第７ビツト目のデジ
タルデータ）「Ｄ／」と、指定された第１または第２の可変抵抗回路
VRiAまたはVRiBの並列合成抵抗値を決定する
計６ビツトのレベル増減量指定デジタルデータ
「Ｓ／Ｒ０」〜「Ｄ／Ｒ５」とを有していること
がわかる。なお、上記並列合成抵抗値はアナログスイツチ
Ｓ１６Ａ〜Ｓ２６Ｂをオンにすると小とされるか
ら、2⁶ステツプで変化する並列合成抵抗の可変範
囲、すなわち、レベル増減範囲が小にされる。このようにして、演算制御装置２８よりのデー
タ信号、クロツクパルス信号及びストローブ信号
により、所望の分割周波数帯域の信号成分が所望
レベルで取り出される。従つて、演算制御装置２８により計14個の分割
周波数帯域別に順次所望レベルに制御するデジタ
ル制御信号を順次発生するよう構成することによ
り、周波数特性を自動的に所望の周波数特性に制
御することができる。しかも、この周波数特性制御のためのデジタル
制御信号のデータ語長は８ビツトと短いので、集
積回路（IC）のインターフエース回路３１８を
簡単な構成とすることができ、集積回路（IC）
化が容易となり、また、データ信号（第１のデー
タワード）により、１つの分割周波数帯域を指定
した後で、内容の異なるデータ信号（第２のデー
タワード）を順次発生することができ、その場合
は同じ１つの分割周波数帯域においてレベル増減
量を順次変えていくことができることとなり、レ
ベル増減量を変える都度、分割周波数帯域指定デ
ジタルデータを発生する必要がなく、演算制御装
置２８による周波数特性の制御がより実際に即し
て最適となる。また、上述したように演算制御装置２８から出
力されるデータ信号は直列信号の形態のデータ信
号であるので、演算制御装置２８から周波数特性
制御回路１４（インターフエース回路３１８）へ
のデータ信号の伝送路は１つでよい。従つて、演算制御装置２８と周波数特性制御回
路１４（インターフエース回路３１８）との間の
伝送路の数は並列信号の形態のデータ信号を伝送
する場合に比較して減少する。第１４図は第１図に示す本発明になる周波数特
性補正装置の一実施例の周波数特性制御回路１４
の一例の回路図を示し、第１４図中第１図、及び
第１０図乃至第１２図と同一の構成要素には同一
符号を付してその説明を省略する。第１４図に示した周波数特性制御回路１４も入
力端子３０７と出力端子３１２との間に演算増幅
回路３０３及び共振回路１７₁〜１７ｍの共振周
波数f₁〜fmのレベルを可変する。可変抵抗素子
１６₁〜１６ｍが並列に接続されている。説明を簡略化するために可変抵抗素子１６₁に
ついてのみ考えてみる。可変抵抗素子VR１Ａはレベル減衰方向に対応
する可変抵抗回路で、並列に接続されたスイツチ
ング素子S₀〜Sn及び抵抗器R₀〜Rnにて構成され
ている。可変抵抗素子VR１Ｂはレベル増大方向に対応
する可変抵抗素子で、物列に接続されたスイツチ
ング素子S₀〜Sn及び抵抗器R₀〜Rnより構成され
ている。可変抵抗素子VR１Ａと可変抵抗素子VR１Ｂ
とはその一端同士接続されており、その接続点と
接地点との間にはLRC共振回路１７₁が接続され
ている。可変抵抗素子VR１Ａの他端は演算増幅
回路３０３の非反転入力端子に接続され、可変抵
抗素子VR１Ｂは演算増幅回路３０３の反転入力
端子及び出力端子３１２に接続されている。ま
た、この場合、第１０図中に示した抵抗器R₁₂は
不要となる。また、可変抵抗素子VRiA，VRiBの構成は第
１０図〜第１２図と同様であり、可変抵抗素子
VRiA，VRiBの構成要素であるアナログスイツ
チS₀〜Smの制御方法も第１０図〜第１３図と同
様である。つまり、第１４図に示した周波数特性
制御回路１４のアナログスイツチS₀〜S₅は第１０
図〜第１２図に示したインターフエース回路３１
８と同様の構成のインターフエース回路（第１４
図中に図示せず）からの信号により開閉制御され
ている。なお、第１４図中には第１０図〜第１２図中に
示したスイツチＳ１６Ａ，Ｓ１６Ｂ，Ｓ２６Ａ，
Ｓ２６Ｂに相当するスイツチ、及び抵抗器Ｒ１６
Ａ，Ｒ１６Ｂ，Ｒ２６Ａ，Ｒ２６Ｂに相当する抵
抗器、インターフエース回路３１８は省略されて
おり、図示されていない。また、第１４図に示した周波数特性制御回路１
４の動作は第１０図に示した周波数特性制御回路
１４の動作説明より容易に理解できるのでその説
明を省略する。（発明の効果）本発明は上述の如き構成であるので、任意に選
択した所望の周波数特性に音場の周波数特性を補
正するための補正制御信号を容易に、かつ、正確
に演算制御装置から発生させることができ、従つ
て、短時間に音場の周波数特性を所望の周波数特
性に補正することができ、また、周波数特性補正
装置の主要部分の集積回路（IC）化が容易であ
るという利点を有する。

【図面の簡単な説明】

第１図は本発明になる周波数特性補正装置の一
実施例のブロツク系統図、第２図は従来の周波数
特性補正装置の一例のブロツク系統図、第３図は
第１図に示した本発明になる周波数特性補正装置
の一実施例により補正し得る周波数特性を示す
図、第４図は第１図中に示した周波数特性制御回
路１４の一例の構成を説明するためのブロツク系
統図、第５図は電子制御型可変抵抗素子１６₁〜
１６ｎの一例の等価回路図、第６図Ａは第１図中
に示した演算制御装置２８と周波数特性制御回路
１４との間の関係を説明するためのブロツク系統
図、第６図Ｂは第１図中に示した演算制御装置２
８から周波数特性制御回路１４へ供給される３種
類の制御信号のタイムチヤート、第７図は第１図
中に示したAD変換回路２７の一例の構成を説明
するためのブロツク系統図、第８図Ａ及びＢは第
１図中に示した演算制御装置２８の動作の一例を
説明するための図、第９図は本発明になる周波数
特性補正装置の一実施例の表示装置３１の一例を
示す図、第１０図は第１図中に示した周波数特性
制御回路１４の等価回路の一例の回路図、第１１
図は第１０図中に示した電子制御型可変抵抗素子
の一例の回路図、第１２図は第１０図に示した周
波数特性制御回路１４を集積回路（IC）化した
場合の一例のブロツク系統図、第１３図は第１２
図に示した周波数特性制御回路１４のブロツク系
統図の動作を説明するための図、第１４図は第１
図中に示した本発明になる周波数特性補正回路１
４の他の例のブロツク系統図である。１１…ピンクノイズ発生器、１２…音源、１
３，２３，２６…セレクタ回路、１４…周波数特
性制御回路、１５，１８…増幅回路、１６₁〜１
６ｍ…電子制御型可変抵抗素子、１７₁〜１７ｍ
…LC共振回路、１９…音場、２０…スピーカ、
２１…マイクロホン、２２…可変利得増幅回路、
２４₀〜２４ｍ…フイルタ回路、２５₀〜２５ｍ…
検波回路、２７…AD変換回路、２８…演算制御
装置、２９…リード・オンリー・メモリ
（ROM）、３０…表示制御回路、３１…表示装
置、３２…周波数解析装置、３１８…インターフ
エース回路、３２０…シフトレジスタ、３２１，
３２５₁〜３２５₁₄，３２６₁〜３２６₁₄…ゲート
回路、３２２，３２４₁〜３２４₁₄…ラツチ回路、
３２３…デコーダ。

Claims

【特許請求の範囲】１ａ）周波数特性補正用の基準音声情報信号
を発生する基準音声情報信号発生器と、ｂ）所望の周波数特性が得られるまで前記基準
音声情報信号を選択し、それ以外には他の音声
情報信号を選択するように選択切換される切換
回路と、ｃ）前記切換回路から出力される音声情報信号
を所定のレベルまで増幅する第１の増幅回路
と、ｄ）抵抗器、アナログスイツチから構成される
直列回路を複数備えた並列回路を有し前記第１
の増幅回路に接続されると共に、前記第１の増
幅回路のループゲインを増加させるように前記
アナログスイツチが制御されるｎ（ｎは自然数）
系統の第１の並列回路、及び前記第１の増幅回
路に接続されると共に、前記第１の増幅回路か
ら出力される音声情報信号の信号レベルを減衰
させるように前記アナログスイツチが制御され
るｎ系統の第２の並列回路から構成されるｎ系
統の可変抵抗回路網と、ｅ）可聴周波数範囲内で異なる共振周波数を有
し前記可変抵抗回路網の第１の並列回路及び第
２の並列回路にそれぞれ共通接続されているｎ
系統の共振回路と、ｆ）補正制御信号のうちの前記ｎ系統の可変抵
抗回路網のうちの１系統の可変抵抗回路網のア
ナログスイツチの開閉制御を行なう直列信号の
形態のデータ信号及びクロツクパルス信号が供
給され、前記直列信号の形態のデータ信号を前
記クロツクパルス信号に対応させて並列信号の
形態のデータ信号に変換して出力するシフトレ
ジスタと、前記シフトレジスタの出力信号が供
給され、前記シフトレジスタの出力信号に対応
する前記ｎ系統の可変抵抗回路網のうちの１系
統の可変抵抗回路網を選択するためのラツチパ
ルスを出力するデコーダと、前記ラツチパルス
に対応したｎ系統の可変抵抗回路網のうちの１
系統の可変抵抗回路網の前記第１及び第２の並
列回路のアナログスイツチの開閉を制御するた
めに、前記デコーダからのラツチパルスにより
１系統が動作状態とされ、前記シフトレジスタ
から供給される並列信号の形態のデータ信号を
ストアし、他の系統が非動作状態とされるよう
に構成されたｎ系統のラツチ回路と、前記シフ
トレジスタからの並列信号の形態のデータ信号
及びストローブ信号が供給され、前記並列信号
の形態のデータ信号の前記デコーダへの供給を
制御する制御回路とからなるインターフエース
回路と、ｇ）前記周波数特性制御回路の出力信号をスピ
ーカで音場へ放出できるレベルまで増幅する第
２の増幅回路と、ｈ）前記音場内に配置されるマイクロホンから
の出力信号が供給され、前記マイクロホンから
供給された出力信号を複数の周波数帯域に分離
し、検波して出力する周波数解析装置と、ｉ）１または複数種類の周波数特性曲線に関す
るデジタル信号を記憶する記憶回路と、ｊ）前記周波数解析装置からの出力信号を選択
してアナログデジタル変換するアナログデジタ
ル変換回路と、ｋ）前記アナログデジタル変換回路の出力信号
と、前記記憶回路に記憶された１または複数の
周波数特性曲線に関するデジタル信号のうちの
１つのデジタル信号とを前記アナログデジタル
変換回路の出力信号の周波数帯域別に順次比較
して、前記２つのデジタル信号間に差がある場
合は前記２信号間の差を求め、前記アナログデ
ジタル変換回路の出力信号の周波数帯域を第１
のデジタルデータ部に指定し、前記アナログデ
ジタル変換回路の出力信号の周波数帯域の前記
２信号間の差の信号レベルを第２のデジタルデ
ータ部に指定し、かつ、前記第１及び第２のデ
ジルタデータ部に第１のデジタルデータ部であ
るか第２のデジタルデータ部であるかを区別す
る１ビツトの判別データを含めた前記第１及び
第２のデジタルデータ部からなる前記直列信号
の形態のデータ信号と前記クロツクパルス信号
と前記データ信号の伝送位置を判別するための
ストローブ信号とからなる補正制御信号を前記
周波数特性制御回路のインターフエース回路に
供給し、前記２信号間の差がなくなるまで前記
補正制御信号を繰り返して前記周波数特性制御
回路のインターフエース回路へ供給する演算制
御装置とからなる周波数特性補正装置。