JPH0734475B2 - 半導体装置 - Google Patents

半導体装置

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JPH0734475B2
JPH0734475B2 JP1056331A JP5633189A JPH0734475B2 JP H0734475 B2 JPH0734475 B2 JP H0734475B2 JP 1056331 A JP1056331 A JP 1056331A JP 5633189 A JP5633189 A JP 5633189A JP H0734475 B2 JPH0734475 B2 JP H0734475B2
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    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、異なる不純物濃度の領域によりトランジス
タのチャネル領域が形成された半導体装置に関する。
（従来の技術） 従来から知られている一般的なMOS型トランジスタの構
造としては、例えば第６図に示すようなものがある。第
６図はＮチャネルのMOS型トランジスタの構造を示す断
面図である。
第６図において、トランジスタはＰ型の半導体基板１に
形成されており、そのゲート電極３が基板１上にゲート
酸化膜５を介してＮ型の多結晶シリコンで形成され、こ
のゲート電極３をはさむように基板１中にドレイン領域
７及びソース領域が対向して形成されている。
このような構造において、しきい値電圧を0.6V〜0.8V程
度の比較的深い値に設定するためには、基板１のＰ型不
純物濃度をかなり高くする必要がある。このことは、ゲ
ート電極３にＮ型不純物が導入された多結晶シリコンを
用いた場合には、ゲート電極３と基板１との仕事関数差
が大きくなるため、基板１の不純物濃度を高めてチャネ
ル領域11の表面を反転させにくくする必要があるからで
ある。
一方、素子の微細化にともないゲート酸化膜３の薄膜化
した場合に、深いしきい値電圧を得るためには、基板の
不純物濃度を高濃度にしていかなければならない。これ
は、素子を微細化した場合であってもしきい値電圧を浅
くすると、リーク電流の増加を招くために、しきい値電
圧をあまり浅くできないことによる。したがって、素子
の微細化にともなって、基板の不純物濃度は増加するこ
とになる。
このように、基板の不純物濃度が高くなると、キャリア
の移動度の低下を招くことになる。これは、基板の不純
物濃度が高くなると、基板に対する垂直方向の電界が増
加することによりキャリアの表面散乱と、不純物増加に
よる不純物散乱とが関与するためである。また、基板の
不純濃度が高くなると、基板バイアス印加時にしきい値
電圧が深い値に変化する変化量（バックバイアス効果）
が増大する。これらにより、素子の特性が低下すること
になる。
一方、ゲート電極３を高融点金属あるいはそのシリサイ
ド、またはアンドープ（不純物が導入されていない）多
結晶シリコンで形成した場合には、ゲート電極３と基板
１との仕事関数差が小さくなるため、深いしきい値電圧
を得る場合であっても基板の不純物濃度を低くすること
が可能である。
しかしながら、このような場合には、ドレイン領域７及
びソース領域９からチャネル領域11へ空乏層が伸びやす
くなる、このため、ドレイン領域７及びソース領域９か
ら伸びた空乏層が接すると、ドレイン領域７とソース領
域９間が短絡して、パンチスルー現象を引き起こすこと
になる。また、伸びた空乏層が接しない場合であって
も、チャネル領域11へ広がると、短チャネル効果を引き
起こすことになる。
そこで、このようなパンチスルー現象や短チャネル効果
を抑制する構造として、Ｐポケット構造と呼ばれる構造
が、文献「IEDM82 Tech Digest（1982）,PP718〜721,S
eiki Ogura,et al.」等により知られている。
第７図は、Ｐポケット構造を有するＮチャネルのMOS型
トランジスタの構造断面図である。
第７図において、Ｐ型の不純物を高濃度に導入したＰポ
ケット領域13は、SiO2の側壁15を形成する技術を用いて
ドレイン領域７とソース領域９間における側壁15下の深
い位置に形成されている。このＰポケット領域13によ
り、ドレイン領域７及びソース領域９からの空乏層の伸
びを抑えるようにして、パンチスルーを防止するように
している。
このような構造にあって、Ｐポケット領域13はＰ型高濃
度領域で高抵抗となるため、側壁15の直下に形成する
と、駆動力が低下し、又チャネル領域に高電界が生じて
ホットエレクトロンが発生することになる。このため、
Ｐポケット領域13は、チャネル領域の表面付近よりも深
い位置に形成しなければならない。
（発明が解決しようとする課題） 上記したように、MOS型トランジスタにおいて、ゲート
電極をＮ型不純物が導入された多結晶シリコンで形成し
た場合に、ある程度深いしきい値電圧を得ようとする
と、基板の不純物濃度を高くしなければならない。しか
しながら、基板の不純物濃度を高くすると、キャリア移
動度の低下やバックバイアス効果が大きくなる。このた
め、高速動作が困難になるとともに、電流駆動能力の低
下を招いていた。
一方、ゲート電極を不純物が導入されていないアンドー
プの多結晶シリコン、あるいは高融点金属またはそのシ
リサイドで形成した場合には、基板の不純物濃度を低濃
度にしても、ある程度の深いしきい値電圧を得ることが
可能となる。
しかしながら、基板を低濃度にすることにより、パンチ
スルー現象や短チャネル効果を招き、しきい値電圧の低
下を招いていた。
そこで、このような不具合を改善するものとして、Ｐポ
ケット構造と呼ばれる構造が知られているが、このよう
な構造にあっても、基板におけるチャネル領域表面の不
純物濃度を低濃度にすることは困難であった。
このように、上記したいずれの場合にあっても、高速動
作を可能にするとともに電流駆動能力を向上させ、かつ
パンチスルー現象や短チャネル効果を抑制することは極
めて困難であった。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、パンチスルー現象や短チ
ャネル効果を招くことなく、高速動作、高電流駆動能力
を可能とした半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、FET（電界効
果トランジスタ）のチャネル領域が複数の異なる不純物
濃度で形成され、不純物濃度が高いチャネル領域のしき
い値は不純物度が低いチャネル領域のしきい値に比べて
浅いことを要旨とする。
（作用） 上記構造において、この発明は、不純物濃度が高いチャ
ネル領域にあっては、ドレイン領域及びソース領域の空
乏層の伸びを抑制するとともに、低しきい値及び低抵抗
化を図っている。一方、不純物濃度が低いチャネル領域
にあっては、高しきい値及びキャリア移動度の低下を防
止している。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る半導体装置の構造を
示す断面図である。同図に示す実施例は、この発明をＮ
チャネルのMOS型トランジスタに適用したものである。
第１図において、Ｎチャネルのトランジスタは、Ｐ型の
単結晶シリコン基板21上に形成されており、そのゲート
電極23がゲート絶縁膜25を介して基板21上に形成され、
ソース領域27及びドレイン領域29がゲート電極23をはさ
み込むように基板21中に対向するように形成されてい
る。
ゲート電極23は、その中央領域がアンドープの多結晶シ
リコンからなるアンドープ多結晶シリコンゲート23a
と、中央領域をはさみ込むゲート電極23の側部は、Ｎ型
の不純物が導入された多結晶シリコンからなるＮ型多結
晶シリコンゲート23bで形成されている。
ソース領域27及びドレイン領域29は、それぞれの下部領
域及びＮ型多結晶シリコンゲート23b下のソース領域27
及びドレイン領域29の側部領域に、基板21と同導電型で
基板21の不純物濃度よりも濃いＰ型不純物領域31が形成
されている。また、ソース領域27及びドレイン領域29に
は、パッシベーション膜としてのSiO2膜33に開口された
コンタクトホールを介してAlの配線35が接続されてい
る。なお、このように形成されたトランジスタは、フィ
ールド酸化膜37からなる素子分離領域により他の素子と
分離されている。
次に、第１図に示した構造のトランジスタの製造方法の
一実施例を第２図（ａ）乃至同図（ｄ）に示す工程断面
図を用いて説明する。
まず、不純物濃度が３×1016cm-3程度のＰ型の単結晶シ
リコン基板21上に、トランジスタを形成しようとする領
域を囲むように、素子分離領域となる6000Å程度のフィ
ールド酸化膜37を形成する。つづいて、このフィールド
酸化膜37で囲まれた基板21上に厚さ100Å程度のゲート
酸化膜25を形成した後、全面に厚さ2000Å程度のアンド
ープの多結晶シリコン膜（図示せず）をCVD法により形
成する。続いて、この多結晶シリコン膜上にレジスト材
を塗布した後、パターニングしてゲート電極形成部予定
領域外を除去したレジストパターン41を形成する。この
レジストパターン41をマスクとして、多結晶シリコン膜
を反応性イオンエッチング（RIE）法によりエッチング
処理し、アンドープの多結晶シリコンからなるゲート電
極23を形成する（第２図（ａ））。
次に、酸素プラズマ処理によりレジストパターン41を後
退させて、ゲート電極23の両側部を露出させる。このよ
うな状態において、後退させたレジストパターン43をマ
スクにして、Asイオンを加速エネルギー20KeV、濃度５
×1015cm-2程度の条件下で注入拡散する。これにより、
露出されていた多結晶シリコン膜にＮ型の不純物である
Asが導入され、アンドープ多結晶シリコンゲート23aと
Ｎ型多結晶シリコンゲート23bとからなるゲート電極23
が形成される。また、このゲート電極23の両側基板21中
に、Ｎ型の拡散層からなるソース領域27及びドレイン領
域29が形成される（第２図（ｂ））。
次に、Ｐ型の不純物となるＢイオンを加速エネルギー10
0KeV、濃度１×1012cm-2程度の比較的高エネルギー高濃
度の条件下で注入した後、レジストパターン43を除去し
600℃程度の温度でランプアニール処理を行なう。この
時に、Ｂイオンを比較的高エネルギーで注入するので、
Ｂイオンの射程距離は、約3000Å程度と比較的深くな
る。これにより、Ｎ型多結晶シリコンゲート23b下のチ
ャネル領域となる基板21表面と、ソース領域27及びドレ
イン領域29の下部に、基板21の不純物濃度よりも濃いＰ
型不純物領域31を形成する（第２図（ｃ））。
次に、全面にパッシベーション膜となるSiO2膜33を形成
する。続いて、ソース領域27及びドレイン領域29上に対
応したSiO2膜33を選択的に除去し、コンタクトホールを
開口形成する。ひき続いて、コンタクトホールにAlの配
線35をソース領域27及びドレイン領域29に接続されるよ
うに形成する。これにより、第１図に示すＮチャネルの
MOS型トランジスタが形成される（第２図（ｄ））。
次に、この発明の他の実施例について説明する。
第３図はこの発明の他の実施例に係る半導体装置となる
Ｎチャネルのトランジスタの構造を示す断面図である。
この実施例の特徴とするところは、前記実施例のゲート
電極の中央領域がアンドープの多結晶シリコンで形成さ
れていたのに対して、ゲート電極の中央領域をモリブデ
ンシリサイドで形成したことにある。
次に、この構造のトランジスタの製造方法の一実施例
を、第４図（ａ）乃至同図（ｄ）に示す工程断面を参照
して説明する。
まず、不純物濃度が３×1016cm-3程度のＰ型の単結晶シ
リコン基板51に、トランジスタを形成しようとする領域
を囲むように、シリコン窒化膜からなるフィールド酸化
膜53を形成する。つづいて、このフィールド酸化膜53で
囲まれた基板51上に厚さ100Å程度のゲート酸化膜55を
形成した後、全面に厚さ5000Å程度のモリブデンシリサ
イド（図示せず）及びこのモリブデンシリサイドの上に
シリコン酸化膜（図示せず）を堆積形成する。続いて、
パターニングされたレジスト材（図示せず）をマスクと
して、シリコン酸化膜及びモリブデンシリサイドを反応
性イオンエッチング（RIE）法により順次エッチン処理
する。これにより、上部にシリコン酸化膜57が形成され
たモリブデンシリサイドからなるゲート電極のモリブデ
ンシリサイドゲート59aを形成する。ひき続いて、Ｂイ
オンを加速エネルギー80KeVで濃度８×1011cm-2程度、
加速エネルギー30KeVで濃度８×1011cm-2程度条件下で
注入する。その後、600℃程度の温度でランプアニール
処理を行なう。これにより、モリブデンシリサイドゲー
ト59aをはさみ込むように基板51中に、基板51の不純物
濃度よりも濃いＰ型不純物領域61を形成する（第４図
（ａ））。
次に、Ｎ型の不純物となるヒ素をドープした多結晶シリ
コンを全面に3000Å程度の厚さに堆積する。その後、堆
積された多結晶シリコンを反応性イオンエッチング（RI
E）法によりエッチバックする。これにより、モリブデ
ンシリサイドゲート59aの側壁に、Ｎ型の多結晶シリコ
ンからなるＮ型多結晶シリコンゲート59bが形成される
（第４図（ｂ））。
次に、モリブデンシリサイドゲート59aとＮ型多結晶シ
リコンゲート59bをマスクとして、Asイオンを加速エネ
ルギー30KeV、濃度５×1015cm-2の条件下でイオン注入
する。その後、ランプアニール処理を行ない、Ｎ型のソ
ース領域63及びドレイン領域65をＰ型不純物領域61中に
形成する。（第４図（ｃ））。
次に、パッシベーション膜となるSiO2膜67を形成した
後、ソース領域63及びドレイン領域65に対応したSiO2膜
67を選択的に除去し、コンタクトホールを開口形成す
る。続いて、コンタクトホールにAlの配線69をソース領
域63及びドレイン領域65に接続されるように形成する。
これにより、第３図に示すＮチャネルのMOSトランジス
タが形成される（第４図（ｄ））。上記した２つの実施
例において、チャネル領域の不純物濃度に対するトラン
ジスタのしきい値電圧の関係は、第５図に示すようにな
る。第５図から明らかなように、しきい値電圧は、ゲー
ト電極が不純物を含んでいるか否かにより、その仕事関
数差分だけ変動することになる。すなわち、不純物を含
むゲート電極のしきい値電圧は、含まないゲート電極に
比べて同等のチャネル領域の不純物濃度に対してかなり
浅く抑えられている。このことから、上記に示した実施
例のトランジスタにあっては、アンドープ多結晶シリコ
ンゲート23a及びモリブデンシリサイドゲート59a下の領
域のしきい値電圧は約0.7V程度、Ｎ型多結晶シリコンゲ
ート23b,29b下の領域のしきい値電圧は約0.4V程度が得
られた。したがって、チャネル領域におけるソース領域
及びドレイン領域に隣接する領域に、チャネル領域にお
ける中央部のしきい値電圧よりも低いしきい値電圧であ
って、かつ不純物濃度が高い領域に形成される。
このような構造のトランジスタにあって、その電流駆動
能力は、第７図に示したモリブデンシリサイドゲートを
用いたトランジスタとほぼ同程度の値が得られ、第６図
に示したような従来のＮ型多結晶シリコンゲートのトラ
ンジスタに比べて、約20％程度高くなっている。また、
バックバイアス効果も約20％程度小さくすることができ
た。電流駆動能力の増大は、基板の不純物濃度の低下に
よる基板の垂直方向電界によるキャリア移動度の増大に
よると考えられる。このことは、素子の微細化が進み、
基板の不純物濃度を上げなければならないような場合に
は、クーロン散乱によるキャリア移動度の変動が加わる
ので、電流駆動能力の差はより一層顕著なものとなる。
一方、上記実施例におけるトランジスタにあって、短チ
ャネル効果は、第７図に示したモリブデンシリサイドに
よりゲート電極を形成したトランジスタに比べて改善さ
れている。第７図に示したトランジスタは、そのチャネ
ル長が0.7μｍまでしか正常動作しなかったのに比べ
て、上記実施例のトランジスタにあっては、そのチャネ
ル長が0.5μｍまで正常に動作することが可能になって
いる。このことは、トランジスタの微細化が進められた
場合であっても、第１図及び第３図に示すＰ型不純物領
域31,61の不純物濃度を上げることにより、パンチスル
ー現象を抑制することができるようになる。
また、このような構造のゲート電極は、Ｎ型多結晶シリ
コンゲートがアンドープ他結晶シリコンゲートあるいは
シリサイドゲートに対して自己整合的に形成することが
可能となり、優れた制御性、再現性が得られ、上述した
ような効果が確実に得られる。
さらに、このような構造のトランジスタは、第２図ある
いは第４図に示したように、工程数の増加を招くことな
く製造することが可能なため、コストの上昇を抑えるこ
とができる。
なお、この発明は、上記実施例に限定されることはな
く、例えばＰチャネルのトランジスタにあっても、基
板、ソース、ドレイン領域、多結晶シリコンゲートに導
入される不純物のタイプ及びチャネル領域に形成される
不純物濃度の極性を逆導電型とすることにより、同様に
実施することができる。
さらに、ゲート電極の中央領域をアンドープ多結晶シリ
コンあるいはモリブデンシリサイドにより形成したが、
Ｎ型多結晶シリコンとＰ型多結晶シリコンの中間の仕事
関数を有するものであれば、同様の効果を得ることは可
能である。
また、第２図に示した実施例にあっては、アンドープ多
結晶シリコンゲート23aとＮ型多結晶シリコンゲート23b
の接合抵抗やこれらのゲートの配線とのコンタクト抵抗
を低減するために、これらのゲート上に高融点シリサイ
ド等を張り付けるようにしても良い。このように、ゲー
ト電極の上部に他の物質が存在するような場合であって
も、ゲート電極の仕事関数はゲート酸化膜側によって決
められるため、上述したような構造にあっても、同様の
効果を得ることができる。
［発明の効果］ 以上説明したように、この発明によれば、不純物濃度が
それぞれ異なる領域によってチャネル領域を形成し、不
純物濃度が高いチャネル領域のしきい値を低いチャネル
領域に比べて浅くしたので、不純物濃度が高いチャネル
領域により空乏層の伸びを抑制できるとともに、この領
域の低抵抗化を図り不純物濃度が低いチャネル領域によ
りキャリア移動度の低下及びバックバイアス効果の増大
を防止することが可能となる。
この結果、パンチスルー現象や短チャネル効果といった
信頼性の低下を招くことなく、高速動作、高電流駆動能
力を可能にすることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る半導体装置の構造を
示す断面図、第２図は第１図に示す装置の製造方法を示
す工程断面図、第３図はこの発明の他の実施例に係る半
導体装置の構造を示す断面図、第４図は第３図に示す装
置の製造方法を示す工程断面図、第５図は第１図及び第
３図に示す装置の特性を示す図、第６図及び第７図はMO
S型トランジスタの従来構造を示す断面図である。 21,51…単結晶シリコン基板 23a…アンドープ多結晶シリコンゲート 23b,59b…Ｎ型多結晶シリコンゲート 31,61…Ｐ型不純物領域 59a…モリブデンシリサイドゲート

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】FET（電界効果トランジスタ）のチャネル
    領域が複数の異なる不純物濃度で形成され、不純物濃度
    が高いチャネル領域のしきい値は不純物度が低いチャネ
    ル領域のしきい値に比べて浅いことを特徴とする半導体
    装置。
  2. 【請求項２】前記不純物濃度が高いチャネル領域は、そ
    の上部のゲート電極がトランジスタと同一導電型の不純
    物を含む半導体膜からなり、前記不純物濃度が低いチャ
    ネル領域はその上部のゲート電極が不純物を含まない半
    導体膜あるいは金属あるいは金属シリサイドからなるこ
    とを特徴とする請求項１記載の半導体装置。
JP1056331A 1989-03-10 1989-03-10 半導体装置 Expired - Fee Related JPH0734475B2 (ja)

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EP90104525A EP0387722B1 (en) 1989-03-10 1990-03-09 MOSFET transistor with a non uniform threshold voltage in the channel region
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