JPH0244514Y2 - - Google Patents
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- Publication number
- JPH0244514Y2 JPH0244514Y2 JP1010484U JP1010484U JPH0244514Y2 JP H0244514 Y2 JPH0244514 Y2 JP H0244514Y2 JP 1010484 U JP1010484 U JP 1010484U JP 1010484 U JP1010484 U JP 1010484U JP H0244514 Y2 JPH0244514 Y2 JP H0244514Y2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- fet
- drain
- source
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 239000000919 ceramic Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Control Of Electrical Variables (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案は電界効果トランジスタ（以下FETと
いう）を用いた電力合成器に係り、特に１個の
FETチツプにより電力の合成を行なうようにし
た電力合成器に関する。
いう）を用いた電力合成器に係り、特に１個の
FETチツプにより電力の合成を行なうようにし
た電力合成器に関する。
従来のこの種電力合成器は、第１図に示すよう
に構成され、入力端子１，２に合成されるべき信
号を供給し、この信号をそれぞれ増幅器３，４で
増幅し、増幅された信号を電力合成部５に導いて
合成を行ない、出力端子６から取り出すというも
のである。
に構成され、入力端子１，２に合成されるべき信
号を供給し、この信号をそれぞれ増幅器３，４で
増幅し、増幅された信号を電力合成部５に導いて
合成を行ない、出力端子６から取り出すというも
のである。
このような従来の電力合成器では、合成される
べき信号のそれぞれについて増幅器を必要とす
る。合成される信号は同相であることが望まし
い。増幅器のゲイン等他の特性と位相特性とを所
望のものにするための調整は一般に容易ではない
が、増幅器が複数であればかかる調整を行なわな
ければならない。
べき信号のそれぞれについて増幅器を必要とす
る。合成される信号は同相であることが望まし
い。増幅器のゲイン等他の特性と位相特性とを所
望のものにするための調整は一般に容易ではない
が、増幅器が複数であればかかる調整を行なわな
ければならない。
電力合成部は複数の1/4波長線路と抵抗とが必
要であり、また増幅器が複数であることから、電
力合成器の小形化は図り難く、構成要素が多いの
で高価であるという問題もある。
要であり、また増幅器が複数であることから、電
力合成器の小形化は図り難く、構成要素が多いの
で高価であるという問題もある。
本考案は、上記の点に鑑みなされたもので、ほ
とんど調整を必要とせず、小型で安価な電力合成
器を提供することを目的とする。
とんど調整を必要とせず、小型で安価な電力合成
器を提供することを目的とする。
本考案では、ドレイン、ゲートおよびソースよ
り形成されるFETのセルが複数個配列された半
導体チツプの各セルをグループ分けし、グループ
毎にゲート電極を設けてそれぞれ合成されるべき
信号の入力端子とし、ドレイン電極は全セルに共
通のものとしてこのドレイン電極を合成された信
号の出力端子とすることにより、上記した目的を
達成している。
り形成されるFETのセルが複数個配列された半
導体チツプの各セルをグループ分けし、グループ
毎にゲート電極を設けてそれぞれ合成されるべき
信号の入力端子とし、ドレイン電極は全セルに共
通のものとしてこのドレイン電極を合成された信
号の出力端子とすることにより、上記した目的を
達成している。
ここで、本考案の実施例を説明する前に一般的
なFETの構造について説明する。
なFETの構造について説明する。
第２図は一般的なFETのチツプを示す図であ
る。FETのチツプは半絶縁性の基板上にエピタ
キシヤル層が成長され、そ上にソースＳ，ドレイ
ンＤのオーミツク電極とゲートシヨツトキーバリ
アが作られたもである。このチツプは、Ａ部にド
レイン・ソースおよびゲートを１単位（セルと称
す）としてこのセルが多数配列されたものといえ
る。Ｂ部の如くゲートとソースが交差する部分は
オーバレイ構造となつている。このような複数の
セルに対して、共通のドレイン電極Ｄおよびゲー
ト電極Ｇが設けられ、チツプはセラミツクとヒー
トシンク用導体とからなるパツケージにマウント
されると共に、ドレイン電極、ゲート電極および
ソース電極がパツケージの電極導体にボンデイン
グ線で接続される。このような構造となつている
から、各セルは並列接続された形となり、全体と
して１個のFETとして機能する。
る。FETのチツプは半絶縁性の基板上にエピタ
キシヤル層が成長され、そ上にソースＳ，ドレイ
ンＤのオーミツク電極とゲートシヨツトキーバリ
アが作られたもである。このチツプは、Ａ部にド
レイン・ソースおよびゲートを１単位（セルと称
す）としてこのセルが多数配列されたものといえ
る。Ｂ部の如くゲートとソースが交差する部分は
オーバレイ構造となつている。このような複数の
セルに対して、共通のドレイン電極Ｄおよびゲー
ト電極Ｇが設けられ、チツプはセラミツクとヒー
トシンク用導体とからなるパツケージにマウント
されると共に、ドレイン電極、ゲート電極および
ソース電極がパツケージの電極導体にボンデイン
グ線で接続される。このような構造となつている
から、各セルは並列接続された形となり、全体と
して１個のFETとして機能する。
さて、本考案では、第３図の実施例の如く、複
数のセルを複数のグループ、この例ではＣ部とＥ
部の２つのグループに分け、それぞれのグループ
にゲート電極G1，G2を設け、ドレインについて
共通の１個の電極Ｄを設ける。このようにして得
られたFETは、１チツプではあるが、あたかも
２個のFETとして機能する。第４図はその等価
回路である。したがつて、ゲート電極G1，G2に
合成されるべき信号を印加すれば、それぞれ増幅
され、ドレイン電極Ｄには合成された信号が現わ
れる。
数のセルを複数のグループ、この例ではＣ部とＥ
部の２つのグループに分け、それぞれのグループ
にゲート電極G1，G2を設け、ドレインについて
共通の１個の電極Ｄを設ける。このようにして得
られたFETは、１チツプではあるが、あたかも
２個のFETとして機能する。第４図はその等価
回路である。したがつて、ゲート電極G1，G2に
合成されるべき信号を印加すれば、それぞれ増幅
され、ドレイン電極Ｄには合成された信号が現わ
れる。
このように１個のFETチツプを使用したデバ
イスで電力の合成を行なうことができる。そし
て、２個とみられるFETは同一チツプ内に形成
されるものであるから、相互間の特性のバラツキ
はほとんどなく、したがつて、調整の必要がほと
んどなくなる。また、このFETチツプは、第５
図に示すように１個のパツケージに収められるか
ら、従来例（第１図）において増幅器３，４の主
構成要素が各１個のパツケージに収められた
FETであること、つまり少なくとも２パツケー
ジのFETを必要とする従来例と比較してわかる
ように、本実施例の電力合成器は著しく小形化さ
れる。なお、第５図において１１，１２はゲート
用電極導体、１３はドレイン用電極導体、１４は
ソース用電極導体を兼ねるヒートシンク、１５は
取付用ビス穴である。
イスで電力の合成を行なうことができる。そし
て、２個とみられるFETは同一チツプ内に形成
されるものであるから、相互間の特性のバラツキ
はほとんどなく、したがつて、調整の必要がほと
んどなくなる。また、このFETチツプは、第５
図に示すように１個のパツケージに収められるか
ら、従来例（第１図）において増幅器３，４の主
構成要素が各１個のパツケージに収められた
FETであること、つまり少なくとも２パツケー
ジのFETを必要とする従来例と比較してわかる
ように、本実施例の電力合成器は著しく小形化さ
れる。なお、第５図において１１，１２はゲート
用電極導体、１３はドレイン用電極導体、１４は
ソース用電極導体を兼ねるヒートシンク、１５は
取付用ビス穴である。
第６図は、かかる電力合成器を４相位相変調器
の電力合成段に使用した例を示す構成図であり、
２１は入力端子、２２は分配器、２３，２４は分
配された信号を各別に変調する０−π変調器、２
５は本考案の電力合成器、２６は出力端子、２７
は分配器２２の終端器である。
の電力合成段に使用した例を示す構成図であり、
２１は入力端子、２２は分配器、２３，２４は分
配された信号を各別に変調する０−π変調器、２
５は本考案の電力合成器、２６は出力端子、２７
は分配器２２の終端器である。
なお、上記実施例では、合成される信号が２つ
であるとしたが、FETのゲートを３以上に分割
した３以上の信号の合成を行なうようにしてもよ
い。また２又は３以上の信号の合成を行なうに、
FET内で分割された各セルの数を同数にする必
要はなく、合成すべき信号のレベルに応じて任意
に定め得るものである。
であるとしたが、FETのゲートを３以上に分割
した３以上の信号の合成を行なうようにしてもよ
い。また２又は３以上の信号の合成を行なうに、
FET内で分割された各セルの数を同数にする必
要はなく、合成すべき信号のレベルに応じて任意
に定め得るものである。
以上説明したように、本考案によれば、１チツ
プFETにより信号の合成を行なうから、調整の
必要がほとんどなく、小形で安価な電力合成器を
提供することができる。
プFETにより信号の合成を行なうから、調整の
必要がほとんどなく、小形で安価な電力合成器を
提供することができる。
第１図は従来の電力合成器の構成図、第２図は
一般的なFETの構造図、第３図は本考案の一実
施例のFETの構造図、第４図はその等価回路図、
第５図は第３図のFETの外観図、第６図は本考
案を適用した４相位相変調器の構成図である。 G1，G2……ゲート電極、Ｄ……ドレイン電極、
Ｓ……ソース電極、１，２……入力端子、６……
出力端子。
一般的なFETの構造図、第３図は本考案の一実
施例のFETの構造図、第４図はその等価回路図、
第５図は第３図のFETの外観図、第６図は本考
案を適用した４相位相変調器の構成図である。 G1，G2……ゲート電極、Ｄ……ドレイン電極、
Ｓ……ソース電極、１，２……入力端子、６……
出力端子。
Claims (1)
- ドレイン、ゲートおよびソースより形成される
電界効果トランジスタのセルが複数個配列された
半導体チツプに、各セルのドレインおよびソース
がそれぞれ共通に接続されたドレイン電極および
ソース電極と、１又は複数のセルのゲートがそれ
ぞれ接続された複数のゲート電極とを設け、複数
のゲート電極のそれぞれを合成されるべき信号の
入力端子とするとともにドレイン電極を合成され
た信号の出力端子とすることを特徴とする電力合
成器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010484U JPS60124048U (ja) | 1984-01-30 | 1984-01-30 | 電力合成器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010484U JPS60124048U (ja) | 1984-01-30 | 1984-01-30 | 電力合成器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124048U JPS60124048U (ja) | 1985-08-21 |
| JPH0244514Y2 true JPH0244514Y2 (ja) | 1990-11-27 |
Family
ID=30490979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010484U Granted JPS60124048U (ja) | 1984-01-30 | 1984-01-30 | 電力合成器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124048U (ja) |
-
1984
- 1984-01-30 JP JP1010484U patent/JPS60124048U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124048U (ja) | 1985-08-21 |
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