JPH0738120A - 高周波高出力増幅器 - Google Patents
高周波高出力増幅器Info
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- JPH0738120A JPH0738120A JP18014293A JP18014293A JPH0738120A JP H0738120 A JPH0738120 A JP H0738120A JP 18014293 A JP18014293 A JP 18014293A JP 18014293 A JP18014293 A JP 18014293A JP H0738120 A JPH0738120 A JP H0738120A
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- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 小型で低コストな高周波高出力増幅器を提供
することを目的とする。 【構成】 入力整合回路１１は高出力ＦＥＴ１０のゲー
トに接続され、出力整合回路１２はドレインに接続され
ている。入力整合回路１１および出力整合回路１２はそ
れぞれ、インダクタＬ1 、Ｌ2 とキャパシタＣ1 、Ｃ2
とで構成されている。ここで、高出力ＦＥＴ１０の構成
は、ゲート・ボンディング・パッドからドレイン・ボン
ディング・パッド方向に対してゲート配線が配設され、
ゲート配線に対して垂直方向に単位ゲートが櫛歯状に形
成されて、その間に組合わさるようにソースとドレイン
が形成される。各ドレインはエアーブリッジ配線により
互いに接続される。
することを目的とする。 【構成】 入力整合回路１１は高出力ＦＥＴ１０のゲー
トに接続され、出力整合回路１２はドレインに接続され
ている。入力整合回路１１および出力整合回路１２はそ
れぞれ、インダクタＬ1 、Ｌ2 とキャパシタＣ1 、Ｃ2
とで構成されている。ここで、高出力ＦＥＴ１０の構成
は、ゲート・ボンディング・パッドからドレイン・ボン
ディング・パッド方向に対してゲート配線が配設され、
ゲート配線に対して垂直方向に単位ゲートが櫛歯状に形
成されて、その間に組合わさるようにソースとドレイン
が形成される。各ドレインはエアーブリッジ配線により
互いに接続される。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波帯で使用す
る高周波高出力増幅器に関するものである。
る高周波高出力増幅器に関するものである。
【０００２】
【従来の技術】従来の高周波高出力増幅器は、高出力ト
ランジスタに入力整合回路と出力整合回路を接続して構
成される。入力整合回路は高出力トランジスタの入力イ
ンピーダンスを入力負荷に整合し、出力整合回路は高出
力トランジスタの出力インピーダンスを出力負荷に整合
する。入力信号は高出力トランジスタによって増幅さ
れ、高出力電力化される。
ランジスタに入力整合回路と出力整合回路を接続して構
成される。入力整合回路は高出力トランジスタの入力イ
ンピーダンスを入力負荷に整合し、出力整合回路は高出
力トランジスタの出力インピーダンスを出力負荷に整合
する。入力信号は高出力トランジスタによって増幅さ
れ、高出力電力化される。
【０００３】以上のような構成の高周波高出力増幅器に
は高出力なトランジスタが用いられるが、電界効果トラ
ンジスタ（以下、ＦＥＴと称する）を用いて高出力なト
ランジスタを形成するには、閾値電圧を深くすることお
よびゲート幅を大きくすることで、ドレイン電流を大き
くとり高出力化する。高出力ＦＥＴは小さなゲート幅を
有するＦＥＴを複数並べて形成され、各ゲートの総和に
よってゲート幅の大きなトランジスタとなっている。こ
の構造の高出力ＦＥＴは、マルチフィンガータイプトラ
ンジスタと呼ばれており、各トランジスタは単位トラン
ジスタ、各ゲートは単位ゲートと呼ばれている。
は高出力なトランジスタが用いられるが、電界効果トラ
ンジスタ（以下、ＦＥＴと称する）を用いて高出力なト
ランジスタを形成するには、閾値電圧を深くすることお
よびゲート幅を大きくすることで、ドレイン電流を大き
くとり高出力化する。高出力ＦＥＴは小さなゲート幅を
有するＦＥＴを複数並べて形成され、各ゲートの総和に
よってゲート幅の大きなトランジスタとなっている。こ
の構造の高出力ＦＥＴは、マルチフィンガータイプトラ
ンジスタと呼ばれており、各トランジスタは単位トラン
ジスタ、各ゲートは単位ゲートと呼ばれている。
【０００４】図４にその一例を示す。図４は半導体チッ
プに形成された高出力ＦＥＴの構成を示す斜視図であ
る。等しいゲート幅を有する単位ゲート３が一定の間隔
で櫛歯状に配列され、単位ゲート３の間に各単位トラン
ジスタのソース４とドレイン５が組合わさるように形成
されている。ゲート・ボンディング・パッド１とドレイ
ン・ボンディング・パッド２はゲート配列のほぼ中央部
を挟むように配置されている。各ドレイン５はエアーブ
リッジ配線６によって互いに接続され、各ソース４は電
極の引き出し線によって互いに接続されている。このよ
うにして構成される高出力ＦＥＴは、入力信号がチップ
内で分散して、各単位トランジスタに分配されて増幅さ
れ、再度集合して出力信号として伝播される。
プに形成された高出力ＦＥＴの構成を示す斜視図であ
る。等しいゲート幅を有する単位ゲート３が一定の間隔
で櫛歯状に配列され、単位ゲート３の間に各単位トラン
ジスタのソース４とドレイン５が組合わさるように形成
されている。ゲート・ボンディング・パッド１とドレイ
ン・ボンディング・パッド２はゲート配列のほぼ中央部
を挟むように配置されている。各ドレイン５はエアーブ
リッジ配線６によって互いに接続され、各ソース４は電
極の引き出し線によって互いに接続されている。このよ
うにして構成される高出力ＦＥＴは、入力信号がチップ
内で分散して、各単位トランジスタに分配されて増幅さ
れ、再度集合して出力信号として伝播される。
【０００５】図４中に点線で示したように中央に位置す
る単位トランジスタを通過する信号の経路（最短経路）
と、一点鎖線で示したように最端に位置する単位トラン
ジスタを通過する信号の経路（最長経路）とでは信号経
路長に差が生じる。そのため、信号の位相差が生じ、出
力電力利得の低下が起こるという問題があった。信号経
路長差が使用周波数の波長の１／１６程度から利得の低
下が起こり始め、波長の１／８以上では、高周波帯での
使用が不可能となる。このため、高出力化を図るために
単位ゲート数を増やしたい場合でも、経路長差が波長の
１／１６以上とならないようにその数は制限され、出力
電力の利得は伸びなかった。
る単位トランジスタを通過する信号の経路（最短経路）
と、一点鎖線で示したように最端に位置する単位トラン
ジスタを通過する信号の経路（最長経路）とでは信号経
路長に差が生じる。そのため、信号の位相差が生じ、出
力電力利得の低下が起こるという問題があった。信号経
路長差が使用周波数の波長の１／１６程度から利得の低
下が起こり始め、波長の１／８以上では、高周波帯での
使用が不可能となる。このため、高出力化を図るために
単位ゲート数を増やしたい場合でも、経路長差が波長の
１／１６以上とならないようにその数は制限され、出力
電力の利得は伸びなかった。
【０００６】この問題を解決するために「A C-BAND 25
WATT LINEAR POWER FET BY Y.TANIGUCHI, Y.HASEGAWA,
Y.AOKI AND J.FUKAYA, 1990 IEEE MTT-S Digest 」に記
載の高周波高出力増幅器がある。図５にこの増幅回路を
示す。これは図４に示した高出力ＦＥＴを４つ用いて構
成されている。各ＦＥＴを４つのセル１０ａ〜１０ｄに
分けて、各ＦＥＴセルにそれぞれ、入力整合回路１１と
出力整合回路１２を接続する。そして、入力端子１５か
ら入力された信号を４つに分配する分配回路１３が入力
整合回路１１に接続され、各ＦＥＴ１０ａ〜１０ｄによ
って増幅された信号を合成する合成回路１４が出力整合
回路１２に接続されている。分配回路１３および合成回
路１４は、各ＦＥＴセル１０ａ〜１０ｄの入力段、出力
段における位相差を調整する作用も有している。この増
幅回路は、各ＦＥＴセルにおいて増幅された信号を合成
することにより最大出力電力を上げている。
WATT LINEAR POWER FET BY Y.TANIGUCHI, Y.HASEGAWA,
Y.AOKI AND J.FUKAYA, 1990 IEEE MTT-S Digest 」に記
載の高周波高出力増幅器がある。図５にこの増幅回路を
示す。これは図４に示した高出力ＦＥＴを４つ用いて構
成されている。各ＦＥＴを４つのセル１０ａ〜１０ｄに
分けて、各ＦＥＴセルにそれぞれ、入力整合回路１１と
出力整合回路１２を接続する。そして、入力端子１５か
ら入力された信号を４つに分配する分配回路１３が入力
整合回路１１に接続され、各ＦＥＴ１０ａ〜１０ｄによ
って増幅された信号を合成する合成回路１４が出力整合
回路１２に接続されている。分配回路１３および合成回
路１４は、各ＦＥＴセル１０ａ〜１０ｄの入力段、出力
段における位相差を調整する作用も有している。この増
幅回路は、各ＦＥＴセルにおいて増幅された信号を合成
することにより最大出力電力を上げている。
【０００７】
【発明が解決しようとする課題】マイクロ波帯、例えば
３０ＧＨｚで用いられる高周波高出力増幅器の最終段の
単位トランジスタのゲート幅は、１０Ｗ出力の場合で４
０ｍｍと非常に大きい。そのため、ＦＥＴセル当たりの
ゲート幅を４ｍｍとしても１０個のＦＥＴセルが必要と
なり、信号を分配、合成する回路が必要となる。そし
て、ＦＥＴセル毎に入力整合回路と出力整合回路を備え
るため、全体として１０個ずつの入力整合回路と出力整
合回路が必要となり、高周波高出力増幅器のサイズが大
きくなってしまう。
３０ＧＨｚで用いられる高周波高出力増幅器の最終段の
単位トランジスタのゲート幅は、１０Ｗ出力の場合で４
０ｍｍと非常に大きい。そのため、ＦＥＴセル当たりの
ゲート幅を４ｍｍとしても１０個のＦＥＴセルが必要と
なり、信号を分配、合成する回路が必要となる。そし
て、ＦＥＴセル毎に入力整合回路と出力整合回路を備え
るため、全体として１０個ずつの入力整合回路と出力整
合回路が必要となり、高周波高出力増幅器のサイズが大
きくなってしまう。
【０００８】このため、高周波高出力増幅器を同一半導
体基板上に形成した場合、チップ面積が増大しチップコ
ストの低減化、小型化の妨げとなっていた。また、ハイ
ブリッドで構成した場合においても部品点数が増え、実
装コストの低減化、小型化の妨げになっていた。
体基板上に形成した場合、チップ面積が増大しチップコ
ストの低減化、小型化の妨げとなっていた。また、ハイ
ブリッドで構成した場合においても部品点数が増え、実
装コストの低減化、小型化の妨げになっていた。
【０００９】そこで本発明は以上の問題点を解決するた
めになされたものであり、小型で低コストな高周波高出
力増幅器を提供することを目的とする。
めになされたものであり、小型で低コストな高周波高出
力増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の高周波高出力増
幅器は、半導体基板に複数の単位トランジスタのゲート
同士、ソース同士およびドレイン同士をそれぞれ共通に
接続して形成される高出力電界効果トランジスタと、こ
の高出力電界効果トランジスタのゲートに接続され、入
力負荷と高出力電界効果トランジスタの入力インピーダ
ンスとを整合する入力整合回路と、高出力電界効果トラ
ンジスタのドレインに接続され、出力負荷と高出力電界
効果トランジスタの出力インピーダンスとを整合する出
力整合回路とを備え、高出力電界効果トランジスタが、
ゲート・ボンディング・パッドからドレイン・ボンディ
ング・パッド方向に対してゲート配線が配設され、単位
トランジスタのゲートがゲート配線に対して略垂直方向
に櫛歯状に配列されてゲート配線に接続されていること
を特徴とするここで、単位トランジスタのゲート配列が
ゲート配線の片側のみまたは両側に形成されてもよい。
幅器は、半導体基板に複数の単位トランジスタのゲート
同士、ソース同士およびドレイン同士をそれぞれ共通に
接続して形成される高出力電界効果トランジスタと、こ
の高出力電界効果トランジスタのゲートに接続され、入
力負荷と高出力電界効果トランジスタの入力インピーダ
ンスとを整合する入力整合回路と、高出力電界効果トラ
ンジスタのドレインに接続され、出力負荷と高出力電界
効果トランジスタの出力インピーダンスとを整合する出
力整合回路とを備え、高出力電界効果トランジスタが、
ゲート・ボンディング・パッドからドレイン・ボンディ
ング・パッド方向に対してゲート配線が配設され、単位
トランジスタのゲートがゲート配線に対して略垂直方向
に櫛歯状に配列されてゲート配線に接続されていること
を特徴とするここで、単位トランジスタのゲート配列が
ゲート配線の片側のみまたは両側に形成されてもよい。
【００１１】
【作用】本発明の高周波高出力増幅器によれば、増幅器
に用いられる高出力電界効果トランジスタが、ゲート・
ボンディング・パッドからドレイン・ボンディング・パ
ッド方向に対してゲート配線が配設され、複数の単位ト
ランジスタのゲートがゲート配線に対して略垂直に櫛歯
状に形成されているので、各単位トランジスタを通る信
号の経路長差は最大で単位ゲート幅の２倍にしかならな
い。すなわち、信号経路長差は単位ゲート幅のみで決ま
り単位ゲートを並べる間隔および単位ゲート数には依存
しない。そのため、信号の位相差は高出力ＦＥＴの動作
特性を劣化するほど大きくならないので、出力電力利得
の低下はみられない。よって、単位ゲート数を増やして
も位相差に変化がないので、全ゲート幅の制限がなく所
望の最大出力を得ることができる。そして、この高出力
電界効果トランジスタが用いられているため、分配回路
および整合回路を用いる必要がなくなり回路を構成する
部品数または素子数を少なくすることができる。従っ
て、小型で低コストの高周波高出力増幅器を実現するこ
とができる。
に用いられる高出力電界効果トランジスタが、ゲート・
ボンディング・パッドからドレイン・ボンディング・パ
ッド方向に対してゲート配線が配設され、複数の単位ト
ランジスタのゲートがゲート配線に対して略垂直に櫛歯
状に形成されているので、各単位トランジスタを通る信
号の経路長差は最大で単位ゲート幅の２倍にしかならな
い。すなわち、信号経路長差は単位ゲート幅のみで決ま
り単位ゲートを並べる間隔および単位ゲート数には依存
しない。そのため、信号の位相差は高出力ＦＥＴの動作
特性を劣化するほど大きくならないので、出力電力利得
の低下はみられない。よって、単位ゲート数を増やして
も位相差に変化がないので、全ゲート幅の制限がなく所
望の最大出力を得ることができる。そして、この高出力
電界効果トランジスタが用いられているため、分配回路
および整合回路を用いる必要がなくなり回路を構成する
部品数または素子数を少なくすることができる。従っ
て、小型で低コストの高周波高出力増幅器を実現するこ
とができる。
【００１２】
【実施例】以下、添付図面を参照して本発明の実施例を
説明する。なお、図面の説明において同一の要素には同
一符号を付し、重複する説明を省略する。
説明する。なお、図面の説明において同一の要素には同
一符号を付し、重複する説明を省略する。
【００１３】実施例の高周波高出力増幅器の構成は図１
に示すように、入力整合回路１１は高出力ＦＥＴ１０の
ゲートに接続され、出力整合回路１２はドレインに接続
されている。入力整合回路１１および出力整合回路１２
はそれぞれ、インダクタＬ1、Ｌ2 とキャパシタＣ1 、
Ｃ2 とで構成されている。入力整合回路１１は高出力Ｆ
ＥＴ１０の入力インピーダンスを入力負荷に整合し、出
力整合回路１２は高出力ＦＥＴ１０の出力インピーダン
スを出力負荷に整合する。入力端子１５から入力した信
号は高出力ＦＥＴ１０によって増幅され、高出力電力化
され、出力端子１６に伝播される。
に示すように、入力整合回路１１は高出力ＦＥＴ１０の
ゲートに接続され、出力整合回路１２はドレインに接続
されている。入力整合回路１１および出力整合回路１２
はそれぞれ、インダクタＬ1、Ｌ2 とキャパシタＣ1 、
Ｃ2 とで構成されている。入力整合回路１１は高出力Ｆ
ＥＴ１０の入力インピーダンスを入力負荷に整合し、出
力整合回路１２は高出力ＦＥＴ１０の出力インピーダン
スを出力負荷に整合する。入力端子１５から入力した信
号は高出力ＦＥＴ１０によって増幅され、高出力電力化
され、出力端子１６に伝播される。
【００１４】図２に実施例の高周波高出力増幅器に用い
られる高出力ＦＥＴ１０の構成を示す。ゲート・ボンデ
ィング・パッド１からドレイン・ボンディング・パッド
２方向に対してゲート配線７が配設され、ゲート配線７
に対して垂直方向に単位ゲート３が櫛歯状に形成され
て、その間に組合わさるようにソース４とドレイン５が
形成されている。各ドレイン５はエアーブリッジ配線６
により互いに接続されている。
られる高出力ＦＥＴ１０の構成を示す。ゲート・ボンデ
ィング・パッド１からドレイン・ボンディング・パッド
２方向に対してゲート配線７が配設され、ゲート配線７
に対して垂直方向に単位ゲート３が櫛歯状に形成され
て、その間に組合わさるようにソース４とドレイン５が
形成されている。各ドレイン５はエアーブリッジ配線６
により互いに接続されている。
【００１５】ゲート・ボンディング・パッド１から入力
した信号はゲート配線７を介して各単位トランジスタに
分配されて増幅され、再度集合して出力信号として伝播
される。図２中に、ゲート・ボンディング・パッド１に
最も近くに位置する単位トランジスタを通る信号の経路
を点線（最短経路）で示し、最も遠くに位置する単位ト
ランジスタを通る信号の経路（最長経路）を一点破線で
示す。最短経路と最長経路とでは、チップの縦方向（図
２中、Ｙ方向）の信号経路の距離は変わらないので、信
号経路長差は最大で単位ゲート３の幅の２倍にしかなら
ない。つまり、各単位ゲート３において増幅される信号
の位相差の発生は各単位ゲート幅のみで決まり、単位ゲ
ート３を並べる間隔および単位ゲート数には依存しな
い。信号経路差を波長の１／１６以下にすれば、顕著な
利得低下はみられないので、単位ゲート幅を波長の１／
３２まで大きくすることができる。そのため、より一層
の高出力化を図る場合、単位ゲート数を増やして全ゲー
ト幅を大きくすることで対応できるので、信号経路差が
大きくなることはなく、理論上では最大出力の制限がな
い。
した信号はゲート配線７を介して各単位トランジスタに
分配されて増幅され、再度集合して出力信号として伝播
される。図２中に、ゲート・ボンディング・パッド１に
最も近くに位置する単位トランジスタを通る信号の経路
を点線（最短経路）で示し、最も遠くに位置する単位ト
ランジスタを通る信号の経路（最長経路）を一点破線で
示す。最短経路と最長経路とでは、チップの縦方向（図
２中、Ｙ方向）の信号経路の距離は変わらないので、信
号経路長差は最大で単位ゲート３の幅の２倍にしかなら
ない。つまり、各単位ゲート３において増幅される信号
の位相差の発生は各単位ゲート幅のみで決まり、単位ゲ
ート３を並べる間隔および単位ゲート数には依存しな
い。信号経路差を波長の１／１６以下にすれば、顕著な
利得低下はみられないので、単位ゲート幅を波長の１／
３２まで大きくすることができる。そのため、より一層
の高出力化を図る場合、単位ゲート数を増やして全ゲー
ト幅を大きくすることで対応できるので、信号経路差が
大きくなることはなく、理論上では最大出力の制限がな
い。
【００１６】以上のような構成の高出力ＦＥＴを図１に
示す高周波高出力増幅器に用いているので、使用周波数
が高くなっても、単位ゲート幅を大きくするかまたは単
位ゲート数を増やすことで、高出力ＦＥＴ１０の全ゲー
ト幅を変えて対応することができる。よって、全ゲート
幅の制限がないので、従来の増幅器のようにＦＥＴをセ
ルに分けなくてもよく、分配器と合成器を備える必要が
ない。また、各ＦＥＴセル毎に備えられていた入力整合
回路、出力整合回路回路も１つずつでよい。
示す高周波高出力増幅器に用いているので、使用周波数
が高くなっても、単位ゲート幅を大きくするかまたは単
位ゲート数を増やすことで、高出力ＦＥＴ１０の全ゲー
ト幅を変えて対応することができる。よって、全ゲート
幅の制限がないので、従来の増幅器のようにＦＥＴをセ
ルに分けなくてもよく、分配器と合成器を備える必要が
ない。また、各ＦＥＴセル毎に備えられていた入力整合
回路、出力整合回路回路も１つずつでよい。
【００１７】従って、最大出力電力の制限がないので、
入力整合回路と出力整合回路を１つずつと高出力ＦＥＴ
のみで高周波高出力増幅器は構成できる。そのため、増
幅器を構成する部品数または形成素子数が大幅に減るの
で、高周波高出力増幅器の小型化、コストの低減化が実
現できる。
入力整合回路と出力整合回路を１つずつと高出力ＦＥＴ
のみで高周波高出力増幅器は構成できる。そのため、増
幅器を構成する部品数または形成素子数が大幅に減るの
で、高周波高出力増幅器の小型化、コストの低減化が実
現できる。
【００１８】本発明は上記実施例に限定されることはな
く、様々な変形が可能である。
く、様々な変形が可能である。
【００１９】例えば、実施例の高出力ＦＥＴの構成にお
いて、ゲート配線７の両側に単位ゲート３を形成した
が、図３に示すように片側のみに形成してもよい。この
場合においても、信号経路長差は最大で単位ゲート幅の
２倍にしかならないので、より一層の高出力化を図る場
合、単位ゲート数を増やして全ゲート幅を大きくするこ
とで対応できる。また、単位ゲート３をゲート配線７方
向に対して直角に形成したが、形成角度を任意に設定し
てもよい。また、等しいゲート幅の単位ゲート３を等間
隔に並べたが、単位ゲート毎に単位ゲート幅、並べる間
隔を変えてもよい。つまり、用いられるＦＥＴはゲート
・ボンディング・パッドからドレイン・ボンディング・
パッド方向に対してゲート配線が配設され、ゲート配線
の片側または両側にゲートが櫛形状に形成されていれ
ば、利得の低下を起こさずに出力電力を調整することが
できるので、ゲート配線の太さ、単位ゲート幅、並べる
間隔等を任意に設定してもよい。
いて、ゲート配線７の両側に単位ゲート３を形成した
が、図３に示すように片側のみに形成してもよい。この
場合においても、信号経路長差は最大で単位ゲート幅の
２倍にしかならないので、より一層の高出力化を図る場
合、単位ゲート数を増やして全ゲート幅を大きくするこ
とで対応できる。また、単位ゲート３をゲート配線７方
向に対して直角に形成したが、形成角度を任意に設定し
てもよい。また、等しいゲート幅の単位ゲート３を等間
隔に並べたが、単位ゲート毎に単位ゲート幅、並べる間
隔を変えてもよい。つまり、用いられるＦＥＴはゲート
・ボンディング・パッドからドレイン・ボンディング・
パッド方向に対してゲート配線が配設され、ゲート配線
の片側または両側にゲートが櫛形状に形成されていれ
ば、利得の低下を起こさずに出力電力を調整することが
できるので、ゲート配線の太さ、単位ゲート幅、並べる
間隔等を任意に設定してもよい。
【００２０】
【発明の効果】以上、詳細に説明した通り、本発明の高
周波高出力増幅器によれば、より一層の高出力化を図る
場合に、高出力ＦＥＴの全ゲート幅を変更することで対
応できるので、最大出力電力の制限がなく、また増幅器
を構成する部品数または素子数を大幅に減らすことがで
きる。従って、高周波高出力増幅器の小型化およびコス
トの低減化が実現できる。
周波高出力増幅器によれば、より一層の高出力化を図る
場合に、高出力ＦＥＴの全ゲート幅を変更することで対
応できるので、最大出力電力の制限がなく、また増幅器
を構成する部品数または素子数を大幅に減らすことがで
きる。従って、高周波高出力増幅器の小型化およびコス
トの低減化が実現できる。
【図１】実施例の高周波高出力増幅器の構成を示す図で
ある。
ある。
【図２】実施例の高周波高出力増幅器に用いられる高出
力ＦＥＴの構成を示す斜視図である。
力ＦＥＴの構成を示す斜視図である。
【図３】実施例の高周波高出力増幅器に用いられる高出
力ＦＥＴの変形例の構成を示す斜視図である。
力ＦＥＴの変形例の構成を示す斜視図である。
【図４】従来の高周波高出力増幅器に用いられる高出力
ＦＥＴの構成を示すパターン図である。
ＦＥＴの構成を示すパターン図である。
【図５】従来の高周波高出力増幅器の構成を示す図であ
る。
る。
１…ゲート・ボンディング・パッド、２…ドレイン・ボ
ンディング・パッド、３…単位ゲート、４…ソース、５
…ドレイン、６…エアーブリッジ配線、７…ゲート配
線、１０…高出力ＦＥＴ、１０ａ，１０ｂ，１０ｃ，１
０ｄ…ＦＥＴセル、１１…入力整合回路、１２…出力整
合回路、１３…分配回路、１４…合成回路、１５…入力
端子、１６…出力端子。
ンディング・パッド、３…単位ゲート、４…ソース、５
…ドレイン、６…エアーブリッジ配線、７…ゲート配
線、１０…高出力ＦＥＴ、１０ａ，１０ｂ，１０ｃ，１
０ｄ…ＦＥＴセル、１１…入力整合回路、１２…出力整
合回路、１３…分配回路、１４…合成回路、１５…入力
端子、１６…出力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｌ (72)発明者 福井 二郎 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内 (72)発明者 坂本 良二 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内
Claims (3)
- 【請求項１】 半導体基板に複数の単位トランジスタの
ゲート同士、ソース同士およびドレイン同士をそれぞれ
共通に接続して形成される高出力電界効果トランジスタ
と、 この高出力電界効果トランジスタのゲートに接続され、
入力負荷と前記高出力電界効果トランジスタの入力イン
ピーダンスとを整合する入力整合回路と、 前記高出力電界効果トランジスタのドレインに接続さ
れ、出力負荷と前記高出力電界効果トランジスタの出力
インピーダンスとを整合する出力整合回路とを備え、 前記高出力電界効果トランジスタは、ゲート・ボンディ
ング・パッドからドレイン・ボンディング・パッド方向
に対してゲート配線が配設され、前記単位トランジスタ
のゲートが前記ゲート配線に対して略垂直方向に櫛歯状
に配列されて前記ゲート配線に接続されていることを特
徴とする高周波高出力増幅器。 - 【請求項２】 前記単位トランジスタのゲート配列が前
記ゲート配線の片側のみに形成されて前記ゲート配線に
接続されていることを特徴とする請求項１記載の高周波
高出力増幅器。 - 【請求項３】 前記ゲート配列が前記ゲート配線の両側
に形成されて前記ゲート配線に接続されていることを特
徴とする請求項１記載の高周波高出力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18014293A JPH0738120A (ja) | 1993-07-21 | 1993-07-21 | 高周波高出力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18014293A JPH0738120A (ja) | 1993-07-21 | 1993-07-21 | 高周波高出力増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738120A true JPH0738120A (ja) | 1995-02-07 |
Family
ID=16078145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18014293A Pending JPH0738120A (ja) | 1993-07-21 | 1993-07-21 | 高周波高出力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738120A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130589A (en) * | 1997-06-04 | 2000-10-10 | Nec Corporation | Matching circuit and a method for matching a transistor circuit |
| US8618873B2 (en) | 2011-10-31 | 2013-12-31 | Sumitomo Electric Device Innovations, Inc. | High frequency circuit device |
| JP5656644B2 (ja) * | 2008-12-19 | 2015-01-21 | 株式会社アドバンテスト | 半導体装置、半導体装置の製造方法およびスイッチ回路 |
| CN105810547A (zh) * | 2014-12-30 | 2016-07-27 | 中微半导体设备(上海)有限公司 | 等离子体处理装置的阻抗匹配方法 |
-
1993
- 1993-07-21 JP JP18014293A patent/JPH0738120A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130589A (en) * | 1997-06-04 | 2000-10-10 | Nec Corporation | Matching circuit and a method for matching a transistor circuit |
| JP5656644B2 (ja) * | 2008-12-19 | 2015-01-21 | 株式会社アドバンテスト | 半導体装置、半導体装置の製造方法およびスイッチ回路 |
| US8618873B2 (en) | 2011-10-31 | 2013-12-31 | Sumitomo Electric Device Innovations, Inc. | High frequency circuit device |
| CN105810547A (zh) * | 2014-12-30 | 2016-07-27 | 中微半导体设备(上海)有限公司 | 等离子体处理装置的阻抗匹配方法 |
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