JPH0244760A - 浅い接合を有するデバイス - Google Patents
浅い接合を有するデバイスInfo
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１生」置方１
本発明は集積回路の製作、特に相補金属酸化物シリコン
（ＣＭＯＳ）構造に基＜ＩＣの製作に係る。
（ＣＭＯＳ）構造に基＜ＩＣの製作に係る。
技−ＪＬＪＬ−景
広く用いられているＩＣ構造は、ＣＭＯＳ技術を含む。
この構造において、第１図の１８及び１９に示されるよ
うに、Ｎ及びＰタブか形成される。（Ｎ及びＰタブは夫
々電子及び正孔を多数キャリヤとしてもつ）。ゲート半
導体材料２０及び２１は一般にｎ形である。デバイスチ
ャネル領域４０及び４２は一般に（必ず必要ではないか
）それらのタブと同じキャリヤ形であるか、動作中反転
した時、付随したタブとは相対する多数キャリヤを通す
、下のタブと相対する多数キャリヤを有する材料は、ソ
ース及びトレイン領域３０及び３１として用いられる。
うに、Ｎ及びＰタブか形成される。（Ｎ及びＰタブは夫
々電子及び正孔を多数キャリヤとしてもつ）。ゲート半
導体材料２０及び２１は一般にｎ形である。デバイスチ
ャネル領域４０及び４２は一般に（必ず必要ではないか
）それらのタブと同じキャリヤ形であるか、動作中反転
した時、付随したタブとは相対する多数キャリヤを通す
、下のタブと相対する多数キャリヤを有する材料は、ソ
ース及びトレイン領域３０及び３１として用いられる。
第１図中のソース及びトレイン接合の深さ５０はデバイ
ス設計則、即ち第１図中のゲートの＠６０のようなデバ
イス動作に対して重要な最小寸法により、強い影響を受
ける。（接合深さは（ソース及びトルイン形成工程の第
１の工程の直前に）シリコン基板の面に垂直な方向に、
この面から材料かｎからｐ形に変る点までシリコン基板
面に対して垂直方向に測定した平均深さと定義される）
例えばゲートか次第に狭くなるように、設計則か厳しく
なるとともに、接合の深さも許容しうるデバイス特性を
保つため、対応して浅くしなければならない。例えば、
０゜７５ｇｍ又はそれより小さい設計則の場合、接合深
さは約０．２５ＪＬｍを越えてはならない。
ス設計則、即ち第１図中のゲートの＠６０のようなデバ
イス動作に対して重要な最小寸法により、強い影響を受
ける。（接合深さは（ソース及びトルイン形成工程の第
１の工程の直前に）シリコン基板の面に垂直な方向に、
この面から材料かｎからｐ形に変る点までシリコン基板
面に対して垂直方向に測定した平均深さと定義される）
例えばゲートか次第に狭くなるように、設計則か厳しく
なるとともに、接合の深さも許容しうるデバイス特性を
保つため、対応して浅くしなければならない。例えば、
０゜７５ｇｍ又はそれより小さい設計則の場合、接合深
さは約０．２５ＪＬｍを越えてはならない。
加えて、より厳しい設計の場合、デバイス寸法の減少は
第２図に示される２つの寄生バイポーラトランジスタを
生じる強い傾向を生み、動作電圧の遷移に応答して、（
ラッチアップとして知られる）破壊につながる電流が流
れる。従って、これらの寄生トランジスタを形成する領
域は、漏れ電流のような他の電気的特性を許容てきない
ほど劣化させることなく、この傾向を減すように設計す
るのか有利である。しかし、ラッチアップの傾向を減す
これまて提案された方式は、一般にプロセスの複雑さを
増す（例えば分離のための領域を絶縁する）か漏れ電流
を許容し得ない程増すか、デバイス間の間隙を増す。加
えて、単にラッチアップ特性のみを追ったのては不充分
である。比較的浅いソース及びトレインを用いながらも
比較的低い接合抵抗を得るためには、接合ドーパント領
域６２及び６３上の金属シリサイド６４、例えばタング
ステンシリサイド又はチタンシリサイドか望ましい。こ
の領域は浅い接合ドーパント領域とその電気的接触間の
低抵抗電流分路として働く。
第２図に示される２つの寄生バイポーラトランジスタを
生じる強い傾向を生み、動作電圧の遷移に応答して、（
ラッチアップとして知られる）破壊につながる電流が流
れる。従って、これらの寄生トランジスタを形成する領
域は、漏れ電流のような他の電気的特性を許容てきない
ほど劣化させることなく、この傾向を減すように設計す
るのか有利である。しかし、ラッチアップの傾向を減す
これまて提案された方式は、一般にプロセスの複雑さを
増す（例えば分離のための領域を絶縁する）か漏れ電流
を許容し得ない程増すか、デバイス間の間隙を増す。加
えて、単にラッチアップ特性のみを追ったのては不充分
である。比較的浅いソース及びトレインを用いながらも
比較的低い接合抵抗を得るためには、接合ドーパント領
域６２及び６３上の金属シリサイド６４、例えばタング
ステンシリサイド又はチタンシリサイドか望ましい。こ
の領域は浅い接合ドーパント領域とその電気的接触間の
低抵抗電流分路として働く。
ある程度のラッチアップ耐性をもち、典型的なＣＭＯ５
の場合、例えば１０−１２ Ａ／ ｇ ｍ”以下の電流
といった許容しつる漏れ電流を保ったまま、比較的浅い
ソース及びトレインシリサイド接合を生成する各種の試
みかなされてきた。ラウ（Ｌａｕ）らにより述べられた
一方法（アイイーイーイー・トランスアクションズ・オ
ン・エレクトロニック・デバイシス（■旦ＥＥ Ｔｒａ
ｎｓａｃｔｉｏｎｓ ｏｎＥｌｅｃｔｒｏｎｉｃ Ｄ
ｅｖｉｃｅｓ）、 ＥＤ −：１３（９） 、
Ｉ：］０８（１９８６）では、金属シリサイドのプリカ
ーサか、接合領域中に形成される。例えば、チタンシリ
サイドか望ましい時、チタンを接合領域中のシリコン基
板上に堆積させる。プリカーサ領域には適当なドーパン
ト、即ちＰ−タフ中のｎ−チャネルデハーイスの場合、
ひ素及び／又はリン及びＮ−タフ中のｐ−チャネルデハ
イスの場合ホウ素を注入する。次に、金属シリサイドを
形成し、シリサイドから下の領域中にドーパントの一部
を追いやり、接合ドーパント領域６２及び６３を形成す
るため、ウェハを加熱する。この接合はラッチアップ耐
性は比較的良いことが報告されているか、得られる接合
の深さは厳重な設計則に望ましい値より、著しく大きい
。
の場合、例えば１０−１２ Ａ／ ｇ ｍ”以下の電流
といった許容しつる漏れ電流を保ったまま、比較的浅い
ソース及びトレインシリサイド接合を生成する各種の試
みかなされてきた。ラウ（Ｌａｕ）らにより述べられた
一方法（アイイーイーイー・トランスアクションズ・オ
ン・エレクトロニック・デバイシス（■旦ＥＥ Ｔｒａ
ｎｓａｃｔｉｏｎｓ ｏｎＥｌｅｃｔｒｏｎｉｃ Ｄ
ｅｖｉｃｅｓ）、 ＥＤ −：１３（９） 、
Ｉ：］０８（１９８６）では、金属シリサイドのプリカ
ーサか、接合領域中に形成される。例えば、チタンシリ
サイドか望ましい時、チタンを接合領域中のシリコン基
板上に堆積させる。プリカーサ領域には適当なドーパン
ト、即ちＰ−タフ中のｎ−チャネルデハーイスの場合、
ひ素及び／又はリン及びＮ−タフ中のｐ−チャネルデハ
イスの場合ホウ素を注入する。次に、金属シリサイドを
形成し、シリサイドから下の領域中にドーパントの一部
を追いやり、接合ドーパント領域６２及び６３を形成す
るため、ウェハを加熱する。この接合はラッチアップ耐
性は比較的良いことが報告されているか、得られる接合
の深さは厳重な設計則に望ましい値より、著しく大きい
。
もう１つの提案された浅い接合製作の方式は、“サブミ
クロンＣＭＯＳのためのＴ ｉ Ｓ ｉ ２及びＷＳｉ
２シリサイドの浅い接合の比較″と題する論文、子文ア
フストラクト１．１９８６年シンポジウム・オン・ＶＬ
Ｓ Ｉ・テクノロジー、サンティエゴ、ＣＡ中にコバヤ
シ（Ｋｏｂａｙａｓｈｉ）らによって述べられている。
クロンＣＭＯＳのためのＴ ｉ Ｓ ｉ ２及びＷＳｉ
２シリサイドの浅い接合の比較″と題する論文、子文ア
フストラクト１．１９８６年シンポジウム・オン・ＶＬ
Ｓ Ｉ・テクノロジー、サンティエゴ、ＣＡ中にコバヤ
シ（Ｋｏｂａｙａｓｈｉ）らによって述べられている。
この方法において、プリカーサ領域か生成され、シリサ
イドを形成するため加熱される、このシリサイドは次に
注入及び加熱され、注入されたドーパントをシリサイド
領域から下のシリコン中に部分的に拡散させ、接合ドー
パント領域を形成する。タン゛ゲステン及びチタンシリ
サイドの夫々で０．２８及び０．２３ｇｍの接合深さが
得られた。
イドを形成するため加熱される、このシリサイドは次に
注入及び加熱され、注入されたドーパントをシリサイド
領域から下のシリコン中に部分的に拡散させ、接合ドー
パント領域を形成する。タン゛ゲステン及びチタンシリ
サイドの夫々で０．２８及び０．２３ｇｍの接合深さが
得られた。
このように、コバヤシ（Ｘｏｂａｙａｓｈｉ）らにより
得られたタンクステンシリサイト接合は、厳しい設計則
に対しては探すざる。チタンシリサイド領域は比較的浅
い。然し、（コバヤシ（Ｋｏｂａｙａｓｈｉ）のアブス
トラクトの第１図に示されるように）接合中のドーパン
ト分布は、シリサイド／シリコン界面から下のシリコン
中へ少なくとも７００Ｘの間は増加する。もし注入され
た全てのドーパントが最初シリサイド領域中に閉じ込め
られているなら、ドーパント濃度はシリサイド／シリコ
ン界面から、シリコン中へ単調に減少するであろう。従
って、実際に得られた分布は、ドーパントのかなりの割
合がシリサイド下に注入されたことを示している。事実
、コバヤシ（Ｋｏｂａｙａｓｈ ｉ）は下のシリコン中
に余分のひ素を注入することによって、ドーパント濃度
か増し、恐らく接合抵抗が下がり望ましいということを
議論している。然し、漏れ電流を許容できる程度にする
ために、生しる注入損傷を高温アニーリングにより除去
しなければならず、この注入プロセスは望ましくない、
アニーリングの結果、接合はＱ、７５ＩＬｍ又はそれよ
り小さな設計則に望ましい領域を越えて、著しく深くな
る。
得られたタンクステンシリサイト接合は、厳しい設計則
に対しては探すざる。チタンシリサイド領域は比較的浅
い。然し、（コバヤシ（Ｋｏｂａｙａｓｈｉ）のアブス
トラクトの第１図に示されるように）接合中のドーパン
ト分布は、シリサイド／シリコン界面から下のシリコン
中へ少なくとも７００Ｘの間は増加する。もし注入され
た全てのドーパントが最初シリサイド領域中に閉じ込め
られているなら、ドーパント濃度はシリサイド／シリコ
ン界面から、シリコン中へ単調に減少するであろう。従
って、実際に得られた分布は、ドーパントのかなりの割
合がシリサイド下に注入されたことを示している。事実
、コバヤシ（Ｋｏｂａｙａｓｈ ｉ）は下のシリコン中
に余分のひ素を注入することによって、ドーパント濃度
か増し、恐らく接合抵抗が下がり望ましいということを
議論している。然し、漏れ電流を許容できる程度にする
ために、生しる注入損傷を高温アニーリングにより除去
しなければならず、この注入プロセスは望ましくない、
アニーリングの結果、接合はＱ、７５ＩＬｍ又はそれよ
り小さな設計則に望ましい領域を越えて、著しく深くな
る。
主１」ト医ｌ力
特定のデバイス構造を用いることによって、比較的ラッ
チアップ耐性が得られ、許容される漏れ電流か保たれた
まま、浅い接合が得られる。この構造はＮ−タブ中のＰ
−チャネルソース又は／及びトレイン接合ドーパント領
域に依存する。 ｌ）それは１２００Ｘより浅い。２）
それはシリコンの禁制帯エネルギーより低い活性化エネ
ルギーを有する逆方向漏れ電流を生じるドーパント濃度
を有する。３）それはシリサイド界面で最も高いドーパ
ント濃度を分布を有する。
チアップ耐性が得られ、許容される漏れ電流か保たれた
まま、浅い接合が得られる。この構造はＮ−タブ中のＰ
−チャネルソース又は／及びトレイン接合ドーパント領
域に依存する。 ｌ）それは１２００Ｘより浅い。２）
それはシリコンの禁制帯エネルギーより低い活性化エネ
ルギーを有する逆方向漏れ電流を生じるドーパント濃度
を有する。３）それはシリサイド界面で最も高いドーパ
ント濃度を分布を有する。
この構造を生成するための一実施例において、１）シリ
サイドプリカーサ領域が注入前にシリサイドに変換され
る。２）シリサイド及びその下ではないシリコンには例
えばＢ又はＢＦ２のホウ素ドーパントのようなｐ形ドー
パントを、典型的な場合ｌＸ１０１５乃至ｌＸ１０１６
ｃｍ−２の範囲のドーズ贋て注入する。３）注入領域は
通常の炉加熱の場合７００°Ｃ乃至９２５℃の範囲の温
度で典型的な場合３０乃至１８０分の範囲の時間、或は
８００°Ｃ乃至１０００’Ｃの範囲の温度で急速加熱ア
ニールに必要な短時間加熱される。ｐ−チャネルソース
及び／又はトレイン接合ドーパントを制御することによ
り、本発明のデバイスはラッチアップ保持電圧が例えば
４ボルト改善され、漏れ電流は１０”’ Ａ／ｇｍ２と
低く、Ｒｃはデバイスチャネル抵抗に対しわずかな比率
である。ｐ−チャネルデバイスのみのドーパント濃度が
望ましいラッチアップ及び漏れ電流特性を得るため、抑
制されていることによって、比較的小さな接合のデバイ
ス抵抗に対する効果が生じる。ｎ−チャネルデバイスと
比べｐ−チャネルデバイスは比較的高い抵抗を持つため
、より大きいなｐ−チャネル接合抵抗は無視しうるまま
残る。
サイドプリカーサ領域が注入前にシリサイドに変換され
る。２）シリサイド及びその下ではないシリコンには例
えばＢ又はＢＦ２のホウ素ドーパントのようなｐ形ドー
パントを、典型的な場合ｌＸ１０１５乃至ｌＸ１０１６
ｃｍ−２の範囲のドーズ贋て注入する。３）注入領域は
通常の炉加熱の場合７００°Ｃ乃至９２５℃の範囲の温
度で典型的な場合３０乃至１８０分の範囲の時間、或は
８００°Ｃ乃至１０００’Ｃの範囲の温度で急速加熱ア
ニールに必要な短時間加熱される。ｐ−チャネルソース
及び／又はトレイン接合ドーパントを制御することによ
り、本発明のデバイスはラッチアップ保持電圧が例えば
４ボルト改善され、漏れ電流は１０”’ Ａ／ｇｍ２と
低く、Ｒｃはデバイスチャネル抵抗に対しわずかな比率
である。ｐ−チャネルデバイスのみのドーパント濃度が
望ましいラッチアップ及び漏れ電流特性を得るため、抑
制されていることによって、比較的小さな接合のデバイ
ス抵抗に対する効果が生じる。ｎ−チャネルデバイスと
比べｐ−チャネルデバイスは比較的高い抵抗を持つため
、より大きいなｐ−チャネル接合抵抗は無視しうるまま
残る。
夾−崖−１
とて述べたように、本発明は比較的ラッチアップ耐性が
よく、許容しうる漏れ電流をもち、接合領域のデバイス
抵抗に対する影響が比較的低い浅い接合、即ち２５００
Ｘより浅い接合を有するデバイスを含む。（本発明に関
して、う・ンチアップの耐性が改善されたというのは、
ドーパントが非−シリサイド領域、例えばシリコン又は
シリサイドプリカーサ中に注入されるデバイスに比べ、
保持電圧が１０パーセント増したということである。し
かし、５０パーセント又はそれ以−ヒの改善が、より望
ましい。）望ましい電気的特性は接合ドーパント領域の
深さ及びドーパント濃度を調製することにより得られる
。この漬度は接合を越える逆方向漏れ電流の活性化エネ
ルギーがシリコンの禁制帯エネルギー即ち１．１２電子
ボルトより小さいように、十分小さくすべきである。（
欠陥又は金のようなドーパントにより形成され再結合一
発生センターは、活性エネルギーを低くするか、木質的
に漏れ電流を増す。それらが存在することは除外されな
いが、漏れ電流の影響のため、望ましくはない。接合を
越える逆方向電流の活性化エネルギーは、シー、パレッ
ト（Ｃ，Ｂａｒｒｅｔｔ）ラニヨリ、二１且魁辺五１、
バレンティスーホール、イングルウッドクリフ、ニュー
シャーシー１９７３、１４８頁及び１４９頁に述べられ
ているように、逆バイアス接合漏れ電流対温度を測定す
ることにより、決められる。） 最も重要なことは、１．１２電子ボルトより小さな活性
化エネルギーを生しるよう、ドーパント濃度と深さを調
整することだけか、ｐ−チャネルデバイスには必要とさ
れる。これらのデバイスにおいて、チャネル抵抗は一般
にｎ−チャネルデバイスのそれの２乃至４倍である。そ
の結果、より低いドーパント濃度からのデバイス抵抗に
対する影響は、ｐ−チャネルデバイスのより高いチャネ
ル抵抗に比べ、特に重大てはない。このように、デバイ
スの動作特性は、比較的良いラッチアッフ耐性及び許容
しうる漏れ電流か得られたまま、許容されないほと変化
しない。
よく、許容しうる漏れ電流をもち、接合領域のデバイス
抵抗に対する影響が比較的低い浅い接合、即ち２５００
Ｘより浅い接合を有するデバイスを含む。（本発明に関
して、う・ンチアップの耐性が改善されたというのは、
ドーパントが非−シリサイド領域、例えばシリコン又は
シリサイドプリカーサ中に注入されるデバイスに比べ、
保持電圧が１０パーセント増したということである。し
かし、５０パーセント又はそれ以−ヒの改善が、より望
ましい。）望ましい電気的特性は接合ドーパント領域の
深さ及びドーパント濃度を調製することにより得られる
。この漬度は接合を越える逆方向漏れ電流の活性化エネ
ルギーがシリコンの禁制帯エネルギー即ち１．１２電子
ボルトより小さいように、十分小さくすべきである。（
欠陥又は金のようなドーパントにより形成され再結合一
発生センターは、活性エネルギーを低くするか、木質的
に漏れ電流を増す。それらが存在することは除外されな
いが、漏れ電流の影響のため、望ましくはない。接合を
越える逆方向電流の活性化エネルギーは、シー、パレッ
ト（Ｃ，Ｂａｒｒｅｔｔ）ラニヨリ、二１且魁辺五１、
バレンティスーホール、イングルウッドクリフ、ニュー
シャーシー１９７３、１４８頁及び１４９頁に述べられ
ているように、逆バイアス接合漏れ電流対温度を測定す
ることにより、決められる。） 最も重要なことは、１．１２電子ボルトより小さな活性
化エネルギーを生しるよう、ドーパント濃度と深さを調
整することだけか、ｐ−チャネルデバイスには必要とさ
れる。これらのデバイスにおいて、チャネル抵抗は一般
にｎ−チャネルデバイスのそれの２乃至４倍である。そ
の結果、より低いドーパント濃度からのデバイス抵抗に
対する影響は、ｐ−チャネルデバイスのより高いチャネ
ル抵抗に比べ、特に重大てはない。このように、デバイ
スの動作特性は、比較的良いラッチアッフ耐性及び許容
しうる漏れ電流か得られたまま、許容されないほと変化
しない。
本発明のデバイスを得るための適切な方法には、シリサ
イド接合領域とそれに続くこの領域へのドーパントの注
入及びこのドーパントの一部を下のシリコン中に拡散さ
せて接合ドーパント領域を形成することが含まれる。（
シリサイド形成とそれに統〈注入及び拡散を含むプロセ
スについては、ここに参照文献として含まれている本件
と同時に登録された１９８７年１２月４日の米国特許出
願第１２８．７４２号の中に述べられている。）一実施
例において、基本的にこのプロセスは、ソース及びトレ
イン接合領域中のシリコン基板上に、金属を堆積させる
ことを含む。典型的な場合、接合を０．２５ｇｍより浅
く保つため、堆積する材料は一般に、 、Ｏｌ乃至、０
５ＪＬｍの範囲の厚さを持つべきである。、０１ ｇｍ
より厚さか小さいと、シリサイドの形成か不適当で、
、０５ｇｍ以上の厚さは接合が深くなりすぎる。
イド接合領域とそれに続くこの領域へのドーパントの注
入及びこのドーパントの一部を下のシリコン中に拡散さ
せて接合ドーパント領域を形成することが含まれる。（
シリサイド形成とそれに統〈注入及び拡散を含むプロセ
スについては、ここに参照文献として含まれている本件
と同時に登録された１９８７年１２月４日の米国特許出
願第１２８．７４２号の中に述べられている。）一実施
例において、基本的にこのプロセスは、ソース及びトレ
イン接合領域中のシリコン基板上に、金属を堆積させる
ことを含む。典型的な場合、接合を０．２５ｇｍより浅
く保つため、堆積する材料は一般に、 、Ｏｌ乃至、０
５ＪＬｍの範囲の厚さを持つべきである。、０１ ｇｍ
より厚さか小さいと、シリサイドの形成か不適当で、
、０５ｇｍ以上の厚さは接合が深くなりすぎる。
シリサイドの形成は基板を一般に４００″Ｃ乃至９００
°Ｃの範囲の温度に加熱することにより、実現される。
°Ｃの範囲の温度に加熱することにより、実現される。
用いる精密な温度は、用いる具体的な材料に依存する。
例えば、コバルトの適当な温度は、プリカーサをモノシ
リサイドに変換するための４００℃乃至５００°Ｃの範
囲の第１の処理と。
リサイドに変換するための４００℃乃至５００°Ｃの範
囲の第１の処理と。
ジシリサイトに変換するための７００℃乃至８００℃の
範囲の処理である。一方、チタンに対しては６００’Ｃ
乃至９００℃の範囲の温度が典型的な場合用いられる。
範囲の処理である。一方、チタンに対しては６００’Ｃ
乃至９００℃の範囲の温度が典型的な場合用いられる。
加熱の持続時間は、デバイスを貫く得られたドーパント
分布か、拡散によって木質的に変ることのないように、
十分短くすべきである。通常の加熱の場合、典型的な時
間は、１５分乃至２時間、急速熱アニールの場合は１秒
乃至２時間が用いられる。所望のデバイス構造及びシリ
サイド組成に対する望ましい温度及び処理時間を決める
ため、試験用試料を容易に用いることかできる。
分布か、拡散によって木質的に変ることのないように、
十分短くすべきである。通常の加熱の場合、典型的な時
間は、１５分乃至２時間、急速熱アニールの場合は１秒
乃至２時間が用いられる。所望のデバイス構造及びシリ
サイド組成に対する望ましい温度及び処理時間を決める
ため、試験用試料を容易に用いることかできる。
次にシリサイドにドーパント接合領域を形成するのに適
したドーパントを注入する。ｎ形接合領域には、典型的
な場合、ひ素又は／及びリン注入か用いられ、一方ｐ形
接合領域には例えばＢ又はＢＦ２注入のようなホウ素系
物質か用いられる。
したドーパントを注入する。ｎ形接合領域には、典型的
な場合、ひ素又は／及びリン注入か用いられ、一方ｐ形
接合領域には例えばＢ又はＢＦ２注入のようなホウ素系
物質か用いられる。
注入装置の加速電圧は１．注入されたイオンのピーク濃
度がシソサイト内にあり、好ましくはシリサイド／シリ
コン界面からシリサイド中へ少なくとも０．ｌＯ最も好
ましくは平均シリサイド厚の届（任意の点におけるシリ
サイド厚は、基板表面に垂直な方向に測定される。）に
あるように制御するべきである。
度がシソサイト内にあり、好ましくはシリサイド／シリ
コン界面からシリサイド中へ少なくとも０．ｌＯ最も好
ましくは平均シリサイド厚の届（任意の点におけるシリ
サイド厚は、基板表面に垂直な方向に測定される。）に
あるように制御するべきである。
注入されるドーパント濃度は拡散後ドーパント接合望域
中に導入されるドーパントの濃度を制限する。典型的な
場合ｌＸ１０１５乃至１ｘｌＯ１６ｃｍ−２の範囲のド
ーズか用いられる。拡散温度及び処理時間は、１．１２
′？ｒＬ子ボルトより小さな逆漏れ電流活性化エネルギ
ーを生しるようなドーパント濃度を接合ドーパント領域
に形成するように制御される。この結果を生じるような
精密な時間と温度の組合せは、シリサイドの材料、シリ
サイドの厚さ、注入するドーパント及びドーパントの濃
度によって変わる。一般に１５乃至１８０分の範囲の拡
散時間とともに、７５０℃乃至９２５°Ｃの範囲の拡散
温度が用いられる。試験用試料はデバイスパラメータの
与えられた組合せに必要な精密な条件を決めるために、
容易に用いられる０例えば、表は各種の拡散時間及び温
度に対する漏れ電流、保持電圧及び活性化エネルギーを
示す。
中に導入されるドーパントの濃度を制限する。典型的な
場合ｌＸ１０１５乃至１ｘｌＯ１６ｃｍ−２の範囲のド
ーズか用いられる。拡散温度及び処理時間は、１．１２
′？ｒＬ子ボルトより小さな逆漏れ電流活性化エネルギ
ーを生しるようなドーパント濃度を接合ドーパント領域
に形成するように制御される。この結果を生じるような
精密な時間と温度の組合せは、シリサイドの材料、シリ
サイドの厚さ、注入するドーパント及びドーパントの濃
度によって変わる。一般に１５乃至１８０分の範囲の拡
散時間とともに、７５０℃乃至９２５°Ｃの範囲の拡散
温度が用いられる。試験用試料はデバイスパラメータの
与えられた組合せに必要な精密な条件を決めるために、
容易に用いられる０例えば、表は各種の拡散時間及び温
度に対する漏れ電流、保持電圧及び活性化エネルギーを
示す。
拡散時間及び温度も、接合ドーパント領域の平均深さが
１２００Ｘより浅くなるよう制御すべきである。（シリ
サイドと接合ドーパント領域間の界面の任意の点におけ
る接合ドーパント領域の深さは、シリコン基板のプロセ
ス前に面に垂直な方向に、この点から多数キャリヤ形の
変化点まで下方に測定した距離である。）先に述べた拡
散温度及び時間は、一般に適当に浅いドーパント接合領
域を生じる。
１２００Ｘより浅くなるよう制御すべきである。（シリ
サイドと接合ドーパント領域間の界面の任意の点におけ
る接合ドーパント領域の深さは、シリコン基板のプロセ
ス前に面に垂直な方向に、この点から多数キャリヤ形の
変化点まで下方に測定した距離である。）先に述べた拡
散温度及び時間は、一般に適当に浅いドーパント接合領
域を生じる。
以下の例は本発明のデバイスを生成するのに適した条件
の例である。
の例である。
１９８７年１２月４日に同時に登録された米国特許節１
２８．７４２号の第９図〜第１７図中とそれらを参照し
て述べた製作プロセスに従ったが、表に示した注入ドー
ズ、拡散温度及び拡散時間を用いた点は異なる。
２８．７４２号の第９図〜第１７図中とそれらを参照し
て述べた製作プロセスに従ったが、表に示した注入ドー
ズ、拡散温度及び拡散時間を用いた点は異なる。
４ 。
得られたデバイスの代表的な試料は更に幾つかの特性が
、第３図乃至第７図に示されている。
、第３図乃至第７図に示されている。
ここで第３図はトランジスタ特性を示し、第４図は漏れ
電流及びクラッチアップ特性を示す。第５図はドーパン
ト分布を示し、第６図は（同じプロセスで注入ドーズを
１ ｘ ｌ ０１５ｃｍ−２として作られた試料の保持
電圧とともに）保持電圧を示し、第７図は活性化エネル
ギーを示す。
電流及びクラッチアップ特性を示す。第５図はドーパン
ト分布を示し、第６図は（同じプロセスで注入ドーズを
１ ｘ ｌ ０１５ｃｍ−２として作られた試料の保持
電圧とともに）保持電圧を示し、第７図は活性化エネル
ギーを示す。
第１図及び第２図は本発明のデバイスに含まれる構造を
示すＩＡ、 第３図乃至第７図は得られる特性を示す図である。 ４０． ６２、
示すＩＡ、 第３図乃至第７図は得られる特性を示す図である。 ４０． ６２、
Claims (1)
- 【特許請求の範囲】 １、シリコンを含み、ｐ及びｎチャネルデバイスに対応
してＮタブ及びＰタブを有し、前記ｎ−チャネル及びｐ
−チャネルデバイスは前記チャネルと電気的伝導をする
ための接合を含む基板を有する製品において、 前記ｐ−チャネルデバイスの前記接合はｐ形接合ドーパ
ント領域上の金属シリサイド領域を含み、前記ドーパン
ト領域の平均の厚さは１２００Åかそれより薄く、前記
ドーパント領域中のドーパント濃度は前記シリサイド／
ドーパント領域界面で最も高く、前記ドーパント領域及
び前記Ｎタブ間の前記接合の逆方向漏れ電流の活性化エ
ネルギーは１．１２ｅＶより小さいことを特徴とする浅
い接合を有するデバイス。 ２、前記シリサイドはチタンシリサイドを含むこことを
特徴とする請求項１記載のデバイス。 ３、前記シリサイドはコバルトシリサイドを含むことを
特徴とする請求項１記載のデバイス。 ４、前記ドーパントがホウ素系物質を含むことを特徴と
する請求項３記載のデバイス。 ５、前記ｎ−チャネルと電気的伝導をするための接合を
含み、この接合は１．１２ｅＶより小さい逆方向漏れ電
流の活性化エネルギーを有することを特徴とする請求項
４記載のデバイス。 ６、前記ｎ−チャネルと電気的伝導をするための接合を
含み、この接合は１．１２ｅＶより小さい逆方向漏れ電
流の活性化エネルギーを有することを特徴とする請求項
１記載のデバイス。 ７、前記デバイスはＭＯＳデバイスを含むことを特徴と
する請求項１記載のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20914988A | 1988-06-20 | 1988-06-20 | |
| US209,149 | 1988-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244760A true JPH0244760A (ja) | 1990-02-14 |
| JP3071792B2 JP3071792B2 (ja) | 2000-07-31 |
Family
ID=22777552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155942A Expired - Lifetime JP3071792B2 (ja) | 1988-06-20 | 1989-06-20 | 浅い接合を有するデバイス |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0352890B1 (ja) |
| JP (1) | JP3071792B2 (ja) |
| KR (1) | KR950001954B1 (ja) |
| CA (1) | CA1311862C (ja) |
| DE (1) | DE68917658T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5395787A (en) * | 1993-12-01 | 1995-03-07 | At&T Corp. | Method of manufacturing shallow junction field effect transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120568A (ja) * | 1983-12-02 | 1985-06-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-05-08 CA CA000598962A patent/CA1311862C/en not_active Expired - Fee Related
- 1989-06-09 DE DE68917658T patent/DE68917658T2/de not_active Expired - Lifetime
- 1989-06-09 EP EP89305851A patent/EP0352890B1/en not_active Expired - Lifetime
- 1989-06-16 KR KR1019890008302A patent/KR950001954B1/ko not_active Expired - Lifetime
- 1989-06-20 JP JP1155942A patent/JP3071792B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120568A (ja) * | 1983-12-02 | 1985-06-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0352890B1 (en) | 1994-08-24 |
| DE68917658D1 (de) | 1994-09-29 |
| KR950001954B1 (ko) | 1995-03-07 |
| KR900001041A (ko) | 1990-01-30 |
| CA1311862C (en) | 1992-12-22 |
| JP3071792B2 (ja) | 2000-07-31 |
| EP0352890A2 (en) | 1990-01-31 |
| EP0352890A3 (en) | 1990-05-30 |
| DE68917658T2 (de) | 1994-12-22 |
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