JPH03204968A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03204968A JPH03204968A JP2197967A JP19796790A JPH03204968A JP H03204968 A JPH03204968 A JP H03204968A JP 2197967 A JP2197967 A JP 2197967A JP 19796790 A JP19796790 A JP 19796790A JP H03204968 A JPH03204968 A JP H03204968A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置及びその製造方法に係り、特に半導
体基板の主表面にバイポーラ素子とＭＩＳ（Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｎ＋１ｃｏｎｄｕｃｔｏｒ
） トランジスタとが形成される半導体装置及びその
製造方法に関する。
体基板の主表面にバイポーラ素子とＭＩＳ（Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｎ＋１ｃｏｎｄｕｃｔｏｒ
） トランジスタとが形成される半導体装置及びその
製造方法に関する。
従来、半導体基板の主表面にバイポーラ素子とＭＩＳト
ランジスタとが形成される半導体装置としては、バイポ
ーラトランジスタとＭ、 ＯＳ （ＭｅｔａｌＯｘｉｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタとが
形成されるものや、バイポーラトランジスタとＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トランジスタとが形
成されるもの等が知られている（時開５４−４６４８９
号公報、時開５５−９１８５７号公報。
ランジスタとが形成される半導体装置としては、バイポ
ーラトランジスタとＭ、 ＯＳ （ＭｅｔａｌＯｘｉｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタとが
形成されるものや、バイポーラトランジスタとＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トランジスタとが形
成されるもの等が知られている（時開５４−４６４８９
号公報、時開５５−９１８５７号公報。
時開５５−９９７６３号公報、時開５５−１５７２５７
号公報。
号公報。
時開５７−７５４５３号公報参照）。
これ等を第１図を用いて説明する。第」図（１）〜（１
４）はＮＰＮバイポーラトランジスタとＣＭＯＳトラン
ジスタとが形成される半導体装置の主要な製造工程を示
すもので、第１図（ａ）〜（ｅ）は主たる工程での概略
断面図を示すものである。
４）はＮＰＮバイポーラトランジスタとＣＭＯＳトラン
ジスタとが形成される半導体装置の主要な製造工程を示
すもので、第１図（ａ）〜（ｅ）は主たる工程での概略
断面図を示すものである。
（第１図（ａ））
Ｐ型半導体基体１にＮ型の高不純物濃度埋込み層２を形
成し、Ｎ型エピタキシャル層３を成長させ半導体基板を
形成する。次に、素子間分離のためのＰ十層４、ＮＭＯ
Ｓトランジスタを形成するためのＰ型のウェル領域５を
形成する。さらに選択酸化法によって酸化膜層６．ＮＭ
ＯＳトランジスタ、ＰｕＯ３）−ランジスタのゲート酸
化膜７を形成した後、バイポーラトランジスタのベース
領域１０を形成するためにホトレジスト膜８をマスクに
してほう素イオン９を打込む。
成し、Ｎ型エピタキシャル層３を成長させ半導体基板を
形成する。次に、素子間分離のためのＰ十層４、ＮＭＯ
Ｓトランジスタを形成するためのＰ型のウェル領域５を
形成する。さらに選択酸化法によって酸化膜層６．ＮＭ
ＯＳトランジスタ、ＰｕＯ３）−ランジスタのゲート酸
化膜７を形成した後、バイポーラトランジスタのベース
領域１０を形成するためにホトレジスト膜８をマスクに
してほう素イオン９を打込む。
（第１図（ｂ））
ホトレジスト膜８を除去した後、再びホトレジスト膜（
図示せず）を設けて、公知のホトエツチングによって、
ゲート酸化膜７にエミツタ窓１２を開けた後、ゲート電
極およびエミッタ電極に用いる多結晶シリコン層１１を
積層させ、多結晶シリコン層１１全面にバイポーラトラ
ンジスタのエミッタ領域となるＮ型不純物（例えばヒ素
）をイオン打込み法により打込む。
図示せず）を設けて、公知のホトエツチングによって、
ゲート酸化膜７にエミツタ窓１２を開けた後、ゲート電
極およびエミッタ電極に用いる多結晶シリコン層１１を
積層させ、多結晶シリコン層１１全面にバイポーラトラ
ンジスタのエミッタ領域となるＮ型不純物（例えばヒ素
）をイオン打込み法により打込む。
（第１図（Ｃ））
多結晶シリコン層１１にホトエツチングを施し、ＰｕＯ
２）−ランジスタ、ＮＭＯ３）−ランジスタのゲート電
極１１’ 、１１’およびＮＰＮバイポーラトランジス
タのエミッタ電極１１″′を形成し、続いて酸化膜１３
を成長させた後、ＮＭｏ５トランジスタ、ＰＭＯＳトラ
ンジスタのソース、ドレイン形成のマスクとなるＳｉＯ
２膜１４を公知のＣＶ Ｄ （Ｃｈｅｍｊｃａｌ Ｖａ
ｐｏｕｒ Ｄｃｐｏｓｉｔｉｏｎ）法により形成する。
２）−ランジスタ、ＮＭＯ３）−ランジスタのゲート電
極１１’ 、１１’およびＮＰＮバイポーラトランジス
タのエミッタ電極１１″′を形成し、続いて酸化膜１３
を成長させた後、ＮＭｏ５トランジスタ、ＰＭＯＳトラ
ンジスタのソース、ドレイン形成のマスクとなるＳｉＯ
２膜１４を公知のＣＶ Ｄ （Ｃｈｅｍｊｃａｌ Ｖａ
ｐｏｕｒ Ｄｃｐｏｓｉｔｉｏｎ）法により形成する。
（第１図（ｄ））
ＮＭＯＳトランジスタ部に窓あけをし、Ｎ型不純物の導
入によりＮ型のソース領域、ドレイン領域１６を形成す
る。
入によりＮ型のソース領域、ドレイン領域１６を形成す
る。
（第１図（ｅ））
再び、マスクとなるＳ ｉ Ｏｘ膜１７をＣＶＤ法で形
成し、ＰＭＯＳトランジスタ部およびバイポーラトラン
ジスタの外部ベース部の窓開けを行ない、Ｐ型不純物の
導入によりＰ型のソース領域。
成し、ＰＭＯＳトランジスタ部およびバイポーラトラン
ジスタの外部ベース部の窓開けを行ない、Ｐ型不純物の
導入によりＰ型のソース領域。
ドレイン領域１８．外部ベース領域１８′を形成する。
以上、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
のゲート電極用の多結晶シリコンとバイポーラトランジ
スタのエミッタ電極用の多結晶シリコンを同一工程で作
る従来技術の方法と構造を述べたが、この様な従来の半
導体装置に於いては下記■の様な問題が有り、また、従
来の半導体装置の製造方法にはさらに下記■、■の様な
問題が有る。
のゲート電極用の多結晶シリコンとバイポーラトランジ
スタのエミッタ電極用の多結晶シリコンを同一工程で作
る従来技術の方法と構造を述べたが、この様な従来の半
導体装置に於いては下記■の様な問題が有り、また、従
来の半導体装置の製造方法にはさらに下記■、■の様な
問題が有る。
■ まず、ＮＭＯＳトランジスタ及びＰＭＯＳトランジ
スタのゲート電極としては、抵抗層が低いもの（電極の
厚さとしては厚いもの）が良い。
スタのゲート電極としては、抵抗層が低いもの（電極の
厚さとしては厚いもの）が良い。
また、バイポーラトランジスタのエミッタ領域は多結晶
シリコン層１１のエミッタ電極にＮ型不純物をイオン打
込みする必要があるので、エミッタ電極としては、厚さ
が薄いものが良い。
シリコン層１１のエミッタ電極にＮ型不純物をイオン打
込みする必要があるので、エミッタ電極としては、厚さ
が薄いものが良い。
第１図に示す従来の半導体装置ではこれ等を何時に満足
することはできない。
することはできない。
例えば、エミッタ電極が多結晶シリコンによって形成さ
れる場合、バイポーラトランジスタの高周波特性を向上
させる点からエミッタ領域の不純物としてはヒ素が用い
られ、また、電流増幅率の制御の容易性の点からイオン
打込み法を用いることが好ましい。しかし、多結晶シリ
コンへのイオン打込みにより同一・深さのエミッタ領域
を形成する場合、多結晶シリコンの厚さに比例してイオ
ン打込み量を増加させる必要が生しる。これは、多結晶
シリコン中のヒ素の拡散係数は、単結晶中に比べて、２
桁以上大きいため、イオン打込み後の熱処理の初期の段
階で。
れる場合、バイポーラトランジスタの高周波特性を向上
させる点からエミッタ領域の不純物としてはヒ素が用い
られ、また、電流増幅率の制御の容易性の点からイオン
打込み法を用いることが好ましい。しかし、多結晶シリ
コンへのイオン打込みにより同一・深さのエミッタ領域
を形成する場合、多結晶シリコンの厚さに比例してイオ
ン打込み量を増加させる必要が生しる。これは、多結晶
シリコン中のヒ素の拡散係数は、単結晶中に比べて、２
桁以上大きいため、イオン打込み後の熱処理の初期の段
階で。
多結晶シリコン中のヒ素濃度は、イオン打込み量を多結
晶シリコン層の厚さで割った値となることに起因する。
晶シリコン層の厚さで割った値となることに起因する。
ＭＯＳトランジスタのゲート電極として多結晶シリコン
を用いた場合、厚さを３０００人程度０厚くし、さらに
通常りんを拡散して、充分抵抗を下げる（通常２０Ω／
ｓｑ）。ところが３０００人程度０厚さの多結晶シリコ
ンによって形成されるエミッタ電極にひ素イオン打込み
してエミッタ領域を形成しようとする場合、必要な打込
み量は２ Ｘ １０１Ｂ／ａＪである。
を用いた場合、厚さを３０００人程度０厚くし、さらに
通常りんを拡散して、充分抵抗を下げる（通常２０Ω／
ｓｑ）。ところが３０００人程度０厚さの多結晶シリコ
ンによって形成されるエミッタ電極にひ素イオン打込み
してエミッタ領域を形成しようとする場合、必要な打込
み量は２ Ｘ １０１Ｂ／ａＪである。
高濃度のイオン打込みには長い時間が必要（例えば２Ｘ
１０１８／ａ７のイオンを打込むには２０分必要）であ
るので、多結晶シリコン層の厚さを約半分（約１５００
人）にすれば、その時間は短くなるが、ＣＭＯＳトラン
ジスタのゲート電極の抵抗値が大きくなるという問題が
生じる。
１０１８／ａ７のイオンを打込むには２０分必要）であ
るので、多結晶シリコン層の厚さを約半分（約１５００
人）にすれば、その時間は短くなるが、ＣＭＯＳトラン
ジスタのゲート電極の抵抗値が大きくなるという問題が
生じる。
■ ゲート酸化膜７の汚染、膜厚変化の問題。すなわち
、ゲート酸化膜７形成後にホトエツチング工程が２段（
第１図の（２）と（４）の工程）有り、ゲート膜７が汚
染されたり、膜厚が変化することによるＭＯＳ）−ラン
ジスタの閾値電圧変動の原因となる。ＭＯＳトランジス
タの高速。
、ゲート酸化膜７形成後にホトエツチング工程が２段（
第１図の（２）と（４）の工程）有り、ゲート膜７が汚
染されたり、膜厚が変化することによるＭＯＳ）−ラン
ジスタの閾値電圧変動の原因となる。ＭＯＳトランジス
タの高速。
高集積化のためにゲート酸化膜７が薄くなるほど、この
問題が厳しくなる。
問題が厳しくなる。
■ ＭＯＳトランジスタの金属ゲート材料との両立がで
きない。ＭＯＳトランジスタのゲート電極材料は、回路
の高速化のため、金属シリサイド（例えばモリブデンシ
リサイド等）や高融点金属（例えばタングステン等）が
用いられる傾向にあるが、これらは、不純物拡散工程を
兼ねた多結晶シリコンエミッタ電極とは両立できない。
きない。ＭＯＳトランジスタのゲート電極材料は、回路
の高速化のため、金属シリサイド（例えばモリブデンシ
リサイド等）や高融点金属（例えばタングステン等）が
用いられる傾向にあるが、これらは、不純物拡散工程を
兼ねた多結晶シリコンエミッタ電極とは両立できない。
また、上記■〜■の他にＮＰＮバイポーラトランジスタ
とＮＭＯＳトランジスタを形成する場合バイポーラトラ
ンジスタの電流増幅率（ｈｒＥ）の制御が困難となる。
とＮＭＯＳトランジスタを形成する場合バイポーラトラ
ンジスタの電流増幅率（ｈｒＥ）の制御が困難となる。
バイポーラトランジスタのエミッタ領域形成（第１図工
程（６））の後にＮＭＯＳトランジスタのソース領域及
びドレイン領域形成工程（第１図（１１））を行なわざ
るを得ないが、エミッタ領域と同−Ｎ型不純物であるヒ
素を用いると、エミッタ領域と同程度の熱処理を必要と
し、バイポーラトランジスタの電流増幅率が変動しやす
くなる。
程（６））の後にＮＭＯＳトランジスタのソース領域及
びドレイン領域形成工程（第１図（１１））を行なわざ
るを得ないが、エミッタ領域と同−Ｎ型不純物であるヒ
素を用いると、エミッタ領域と同程度の熱処理を必要と
し、バイポーラトランジスタの電流増幅率が変動しやす
くなる。
この様な問題はＣＭＯＳトランジスタに限らず、ＰＭＯ
Ｓトランジスタだけ、ＮＭｏ５トランジスタだけの場合
等の一般的なＭＩＳトランジスタと、ＮＰＮバイポーラ
トランジスタに限らずＰＮＰバイポーラトランジスタ、
ＰＮＰＮサイリスタ等の一般のバイポーラ素子とが同一
半導体装置に形成される半導体装置に於いて同様に生じ
る。
Ｓトランジスタだけ、ＮＭｏ５トランジスタだけの場合
等の一般的なＭＩＳトランジスタと、ＮＰＮバイポーラ
トランジスタに限らずＰＮＰバイポーラトランジスタ、
ＰＮＰＮサイリスタ等の一般のバイポーラ素子とが同一
半導体装置に形成される半導体装置に於いて同様に生じ
る。
しゃ断周波数が高く高性能なバイポーラを実現するため
には、ベース幅の狭い構造とする必要がある。ところが
、ベース層の中にはエミツタ層が形成されるためベース
幅はエミツタ層を形成するプロセスに左右されてしまう
。通常の高速バイポーラではベース層の表面に多結晶シ
リコン（ポリＳｉ）をつんで、この多結晶シリコンから
ｎ型の不純物元素をベース層中にしみこませてエミツタ
層を形成する。このとき、ｎ型の不純物元素としてはリ
ンとヒ素が考えられるが、リンを用いた場合、リンの拡
散に応じてベース層中のＰ型不純物であるボロンが増速
拡散をおこし、エミツタ層直下のベース層が深いものに
なって狭いベース幅を形成することができず、しゃ断周
波数の低いバイポーラになってしまうという問題がある
。このため、従来のバイポーラではエミツタ層を形成す
る場合、ヒ素が用いられてきた。一方、ＭＯＳデバイス
では少なくとも多結晶シリコンがゲート電極として用い
られる構造になっている。この場合、製作する各工程に
於て、ゲート酸化膜へさまざま不純物が混入しその結果
ＭＯ８のしきい電圧を変動させるとか、ゲート耐圧不良
を起こす。ゲート電極である多結晶シリコン中にリンが
ドープされている場合には、上記の製作工程中で入る不
純物をリンがゲッタリングしゲート酸化膜を良質なもの
にする効果がある。しかし、この効果はヒ素元素には少
なく、ゲート電極としての多結晶シリコン中にはリン元
素をドーピングしなければならなかった。
には、ベース幅の狭い構造とする必要がある。ところが
、ベース層の中にはエミツタ層が形成されるためベース
幅はエミツタ層を形成するプロセスに左右されてしまう
。通常の高速バイポーラではベース層の表面に多結晶シ
リコン（ポリＳｉ）をつんで、この多結晶シリコンから
ｎ型の不純物元素をベース層中にしみこませてエミツタ
層を形成する。このとき、ｎ型の不純物元素としてはリ
ンとヒ素が考えられるが、リンを用いた場合、リンの拡
散に応じてベース層中のＰ型不純物であるボロンが増速
拡散をおこし、エミツタ層直下のベース層が深いものに
なって狭いベース幅を形成することができず、しゃ断周
波数の低いバイポーラになってしまうという問題がある
。このため、従来のバイポーラではエミツタ層を形成す
る場合、ヒ素が用いられてきた。一方、ＭＯＳデバイス
では少なくとも多結晶シリコンがゲート電極として用い
られる構造になっている。この場合、製作する各工程に
於て、ゲート酸化膜へさまざま不純物が混入しその結果
ＭＯ８のしきい電圧を変動させるとか、ゲート耐圧不良
を起こす。ゲート電極である多結晶シリコン中にリンが
ドープされている場合には、上記の製作工程中で入る不
純物をリンがゲッタリングしゲート酸化膜を良質なもの
にする効果がある。しかし、この効果はヒ素元素には少
なく、ゲート電極としての多結晶シリコン中にはリン元
素をドーピングしなければならなかった。
以上のべたように、バイパーラの高性能化を実現するに
はヒ素が、Ｍｏ３の高信頼化を達成するにはリン元素が
用いられなければならない。本発明の目的は、上記の問
題点を解決し、高性能なバイポーラと高信頼なＭＯＳト
ランジスタを同時に実現することにある。
はヒ素が、Ｍｏ３の高信頼化を達成するにはリン元素が
用いられなければならない。本発明の目的は、上記の問
題点を解決し、高性能なバイポーラと高信頼なＭＯＳト
ランジスタを同時に実現することにある。
上記目的を達成する本発明半導体装置の特徴とするとこ
ろは、半導体基板の主表面に少なくともＭＯＳトランジ
スタとバイポーラトランジスタとが形成される半導体装
置に於て、ＭＯＳ）−ランジスタのゲート電極とバイポ
ーラトランジスタのエミツタ層とが多結晶シリコンを有
する層とから形成され、かつ、両者の多結晶シリコン層
には、リンとヒ素とがそれぞれＮ型の不純物元素として
ドーピングできるように別層とした点にある。
ろは、半導体基板の主表面に少なくともＭＯＳトランジ
スタとバイポーラトランジスタとが形成される半導体装
置に於て、ＭＯＳ）−ランジスタのゲート電極とバイポ
ーラトランジスタのエミツタ層とが多結晶シリコンを有
する層とから形成され、かつ、両者の多結晶シリコン層
には、リンとヒ素とがそれぞれＮ型の不純物元素として
ドーピングできるように別層とした点にある。
以下本発明を実施例に基づき詳細に説明する。
第２図（１）〜（１４）は本発明の一実施例となるＮＰ
ＮバイポーラトランジスタとＣＭＯＳトランジスタとが
形成される半導体装置の主要な製造工程を示すもので、
第２図（ａ）〜（ｆ）は主たる工程での概略断面図を示
すものである。
ＮバイポーラトランジスタとＣＭＯＳトランジスタとが
形成される半導体装置の主要な製造工程を示すもので、
第２図（ａ）〜（ｆ）は主たる工程での概略断面図を示
すものである。
（第２図（ａ））
比抵抗１０Ω・国のＰ型シリコン基体１に、選択的にア
ンチモン等の不純物を熱拡散して高不純物濃度埋込み層
２を形成した後に、Ｎ型のエピタキシャル層３（比抵抗
１Ω・］、厚さ６μｍ）を成長させ半導体基板を形成す
る。続いて、Ｐ型の素子間分離層４（深さ８μｍ） 、
ＮＭＯ５トランジスタ形成のためのＰ型ウェル領域５（
表面不純物濃度１ ｘ １０１６／ａｊ、深さ４μｍ）
を形成し、さらに、シリコン窒化膜を用いた通常の選択
酸化法により、厚い酸化膜６（厚さ１μｍ）ｔゲート酸
化膜７（厚さ３００人）を形成する。ここまでは、第１
図に示す従来技術と同様である。
ンチモン等の不純物を熱拡散して高不純物濃度埋込み層
２を形成した後に、Ｎ型のエピタキシャル層３（比抵抗
１Ω・］、厚さ６μｍ）を成長させ半導体基板を形成す
る。続いて、Ｐ型の素子間分離層４（深さ８μｍ） 、
ＮＭＯ５トランジスタ形成のためのＰ型ウェル領域５（
表面不純物濃度１ ｘ １０１６／ａｊ、深さ４μｍ）
を形成し、さらに、シリコン窒化膜を用いた通常の選択
酸化法により、厚い酸化膜６（厚さ１μｍ）ｔゲート酸
化膜７（厚さ３００人）を形成する。ここまでは、第１
図に示す従来技術と同様である。
次にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
ゲート電極となる厚さ約３５００人の多結晶シリコン層
１１を公知技術によって積層する。
ゲート電極となる厚さ約３５００人の多結晶シリコン層
１１を公知技術によって積層する。
次に多結晶シリコン層１１へりん等のＮ型不純物を拡散
して、抵抗値を小さく（約２０Ω／ｓｑ）する。
して、抵抗値を小さく（約２０Ω／ｓｑ）する。
本実施例に於いて、多結晶シリコン層１１を形成し、ゲ
ート酸化膜７が多結晶シリコン層１１によって覆われる
ため、従来技術で述べた様な、ゲート酸化膜７の汚染や
膜厚変化を生じることはない。なお、ＭＯＳトランジス
タのゲート電極としては、多結晶シリコン１１の代りに
、金属シリサイド（例えばモリブデンシリサイド）や高
融点金属（例えばタングステン）を用いることも可能で
ある。従来技術の様に、エミッタ電極と共用する方法で
は、これら金属系電極を用いることはできない。
ート酸化膜７が多結晶シリコン層１１によって覆われる
ため、従来技術で述べた様な、ゲート酸化膜７の汚染や
膜厚変化を生じることはない。なお、ＭＯＳトランジス
タのゲート電極としては、多結晶シリコン１１の代りに
、金属シリサイド（例えばモリブデンシリサイド）や高
融点金属（例えばタングステン）を用いることも可能で
ある。従来技術の様に、エミッタ電極と共用する方法で
は、これら金属系電極を用いることはできない。
（第２図（ｂ））
多結晶シリコン層１１を公知のホトエツチング方法によ
ってエツチングして、ＰＭＯＳトランジスタのゲート電
極１１′及びＮＭｏ５トランジスタのゲート電極１１″
を形成する。次に、公知の酸化工程を施し、Ｍｏ３）−
ランジスタのゲート電極１１’ 、１１’の多結晶シリ
コン表面に兼化膜１３（厚さ５００人）、ＮＰＮバイポ
ーラトランジスタ形成部に酸化膜１３′ （厚さ５００
人）を形成する。尚、ゲート電極１１’、１１’が金属
系電極の場合、酸化工程の代りにＣＶＤ法による酸化膜
を被着させてもよい。
ってエツチングして、ＰＭＯＳトランジスタのゲート電
極１１′及びＮＭｏ５トランジスタのゲート電極１１″
を形成する。次に、公知の酸化工程を施し、Ｍｏ３）−
ランジスタのゲート電極１１’ 、１１’の多結晶シリ
コン表面に兼化膜１３（厚さ５００人）、ＮＰＮバイポ
ーラトランジスタ形成部に酸化膜１３′ （厚さ５００
人）を形成する。尚、ゲート電極１１’、１１’が金属
系電極の場合、酸化工程の代りにＣＶＤ法による酸化膜
を被着させてもよい。
（第２図（Ｃ））
ホトレジスト膜８をマスクにして、ＮＰＮバイポーラト
ランジスタのベース領域１０形成のためにほう素９のイ
オン打込みを行なう（エネルギー８０ｋｅＶ、打込量２
Ｘ １０１４／ ａｎ２）。
ランジスタのベース領域１０形成のためにほう素９のイ
オン打込みを行なう（エネルギー８０ｋｅＶ、打込量２
Ｘ １０１４／ ａｎ２）。
（第２図（ｄ））
ホトレジスト膜８を除去した後、再びホトレジスト膜（
図示せず）を設けて、公知のホトエツチングによってゲ
ート酸化膜１３′にＮＰＮバイポーラトランジスタのエ
ミッタ領域を形成するための窓１２を開けた後、ＮＰＮ
バイポーラトランジスタのエミッタ電極となる厚さ約１
５００人の多結晶シリコン層１９を公知の方法で積層す
る。この多結晶シリコン層１９の抵抗は８０Ω・ｓｑで
あり、厚さが多結晶シリコン層１１より薄いので、多結
晶シリコン層１】より抵抗は大きくなる。
図示せず）を設けて、公知のホトエツチングによってゲ
ート酸化膜１３′にＮＰＮバイポーラトランジスタのエ
ミッタ領域を形成するための窓１２を開けた後、ＮＰＮ
バイポーラトランジスタのエミッタ電極となる厚さ約１
５００人の多結晶シリコン層１９を公知の方法で積層す
る。この多結晶シリコン層１９の抵抗は８０Ω・ｓｑで
あり、厚さが多結晶シリコン層１１より薄いので、多結
晶シリコン層１】より抵抗は大きくなる。
（第２図（ｅ））
公知のエツチングによって、ＮＭＯＳトランジスタ形成
領域の多結晶シリコン層１９及び酸化膜１３を除去する
。次いで、ひ素イオン打込み（エネルギー１０ｋｅＶ、
打込量Ｉ Ｘ １０ ”／ ａｎ２）を行ない、Ｎ Ｍ
ＯＳ トランジスタのソース、ドレイン領域とエミツ
タ窓上の多結晶シリコンＮ１９＃とにひ素イオンが打込
まれる。この後、熱処理（］、 ＯＯＯｏＣ，３０分）
を施し、ＮＭＯＳトランジスタのソース、トレイン領域
１６の形成と同時にエミッタ領域１２′ を形成する。
領域の多結晶シリコン層１９及び酸化膜１３を除去する
。次いで、ひ素イオン打込み（エネルギー１０ｋｅＶ、
打込量Ｉ Ｘ １０ ”／ ａｎ２）を行ない、Ｎ Ｍ
ＯＳ トランジスタのソース、ドレイン領域とエミツ
タ窓上の多結晶シリコンＮ１９＃とにひ素イオンが打込
まれる。この後、熱処理（］、 ＯＯＯｏＣ，３０分）
を施し、ＮＭＯＳトランジスタのソース、トレイン領域
１６の形成と同時にエミッタ領域１２′ を形成する。
（第２図（ｆ））
（ｆ）は、公知のＣＶＤ法により酸化膜１７（厚さ２０
００人）を形成し、ホトエツチング工程を施し、ＮＭＯ
Ｓトランジスタ部をマスクし、ＰＭＯＳトランジスタ部
の酸化膜、多結晶シリコン１９を除去すると同時にＮＰ
Ｎバイポーラトランジスタ部のエミッタ領域１２′上の
多結晶電極１１”を、ＣＶＤ法によって形成された酸化
膜１７″をマスクにして形成する。なお、ＣＶＤ法によ
って形成された酸化膜１７の代りに、ホトレジスト膜（
図示せず）のみで多結晶シリコンの加工を行なっても良
い。続いて、はう素のイオン打込みを行ない（エネルギ
ー１００ ｋ ｅ Ｖ 、打込量ｌＸ１０１５／印２〕
、熱処理（９５０°Ｃ７２０分）を施して、ＰＭＯ８）
−ランジスタのソース領域及びトレイン領域１８．ＮＰ
Ｎバイポーラトランジスタの外部ベース領域１８＃を形
成する。この外部ベース領域１８＃は、エミッタ電極１
１”に対して自己整合方式で形成され、外部ベース抵抗
の低減効果が大きい。
００人）を形成し、ホトエツチング工程を施し、ＮＭＯ
Ｓトランジスタ部をマスクし、ＰＭＯＳトランジスタ部
の酸化膜、多結晶シリコン１９を除去すると同時にＮＰ
Ｎバイポーラトランジスタ部のエミッタ領域１２′上の
多結晶電極１１”を、ＣＶＤ法によって形成された酸化
膜１７″をマスクにして形成する。なお、ＣＶＤ法によ
って形成された酸化膜１７の代りに、ホトレジスト膜（
図示せず）のみで多結晶シリコンの加工を行なっても良
い。続いて、はう素のイオン打込みを行ない（エネルギ
ー１００ ｋ ｅ Ｖ 、打込量ｌＸ１０１５／印２〕
、熱処理（９５０°Ｃ７２０分）を施して、ＰＭＯ８）
−ランジスタのソース領域及びトレイン領域１８．ＮＰ
Ｎバイポーラトランジスタの外部ベース領域１８＃を形
成する。この外部ベース領域１８＃は、エミッタ電極１
１”に対して自己整合方式で形成され、外部ベース抵抗
の低減効果が大きい。
以上、本発明の一実施例を述べたが、本発明の実施例効
果を、まとめると次の様になる。
果を、まとめると次の様になる。
■ ＮＰＮバイポーラトランジスタのエミッタ電極の厚
さは、０ＭＯ５）−ランジスタのゲート電極の厚さに比
べて薄くなるので、ＣＭＯＳトランジスタのゲート電極
１１’ 、１１’の抵抗は、ＮＰＮバイポーラトランジ
スタのエミッタ電極１１″の抵抗より小さくなる。
さは、０ＭＯ５）−ランジスタのゲート電極の厚さに比
べて薄くなるので、ＣＭＯＳトランジスタのゲート電極
１１’ 、１１’の抵抗は、ＮＰＮバイポーラトランジ
スタのエミッタ電極１１″の抵抗より小さくなる。
また、多結晶シリコンよりなるエミッタ電極１１″′の
厚さ（約１５００人）は多結晶シリコンよりなるゲート
電極１１’ 、１１′の厚さ（約３５００人）より薄い
ので、前述した様にひ素等のイオン打込み量を従来に比
べて少なくでき、イオン打込み時間を短縮できる。
厚さ（約１５００人）は多結晶シリコンよりなるゲート
電極１１’ 、１１′の厚さ（約３５００人）より薄い
ので、前述した様にひ素等のイオン打込み量を従来に比
べて少なくでき、イオン打込み時間を短縮できる。
ゲート電極１１’ 、１１’形成後に別途エミッタ電極
１１″を形成することにより次の利点が生じる。
１１″を形成することにより次の利点が生じる。
■ ゲート酸化膜７が多結晶シリコン層１１によって覆
われるため、ゲート酸化膜７の汚染や吸厚変化を生じる
ことはない（第２図（ａ））。
われるため、ゲート酸化膜７の汚染や吸厚変化を生じる
ことはない（第２図（ａ））。
Ｑ Ｍ ＯＳ トランジスタのゲート電極１１′１１
″として前述した様な金属系金属をも用いることができ
る。
″として前述した様な金属系金属をも用いることができ
る。
本実施例から得られる他の効果を次に列記する。
■ ＮＰＮバイポーラトランジスタの電流増幅率（ｈｒ
ｓ）の制御が容易となる。これは、エミッタ領域１２′
形成の熱処理（１０００℃、３０分）後の主な熱処理は
、ＰＭＯＳトランジスタのソース領域１８及びドレイン
領域１８形成の熱処理のみであることによる。はう素の
拡散係数は、エミッタ領域１２′の形成に用いているひ
素の拡散係数に比べ１０００℃で約２倍大きく、例えば
、０．４μｍの接合深さを得るのに。
ｓ）の制御が容易となる。これは、エミッタ領域１２′
形成の熱処理（１０００℃、３０分）後の主な熱処理は
、ＰＭＯＳトランジスタのソース領域１８及びドレイン
領域１８形成の熱処理のみであることによる。はう素の
拡散係数は、エミッタ領域１２′の形成に用いているひ
素の拡散係数に比べ１０００℃で約２倍大きく、例えば
、０．４μｍの接合深さを得るのに。
９５０℃、２０分程度で十分であり、先に１０００’Ｃ
，３０分で形成したひ素の不純物分布に殆んど影響を与
えない。
，３０分で形成したひ素の不純物分布に殆んど影響を与
えない。
■ ＮＰＮバイポーラトランジスタのエミッタ領域１２
′を形成する際の不純物打込みとＮＭＯＳトランジスタ
のソース領域１６及びドレイン領域１６を形成する際の
不純物打込みとを共用でき、工程を簡略化できる（第２
図（１１））。
′を形成する際の不純物打込みとＮＭＯＳトランジスタ
のソース領域１６及びドレイン領域１６を形成する際の
不純物打込みとを共用でき、工程を簡略化できる（第２
図（１１））。
■ ＰｕＯ８トランジスタのソース領域１８及びドレイ
ン領域１８形成のホトエツチングと、ＮＰＮバイポーラ
トランジスタのエミッタ電極１１″′形成のホトエツチ
ングを同一工程で行なえ、工程を簡略化できる（第２図
（］、３））。
ン領域１８形成のホトエツチングと、ＮＰＮバイポーラ
トランジスタのエミッタ電極１１″′形成のホトエツチ
ングを同一工程で行なえ、工程を簡略化できる（第２図
（］、３））。
［Ｆ］ ＰｕＯ２）−ランジスタのソース領域１８及び
ドレイン領域１８形成と、ＮＰＮバイポーラトランジス
タの外部ベース領域１８′形成を同一の不純物導入工程
で行なえ、工程を簡略化できる（第２図（１，４））。
ドレイン領域１８形成と、ＮＰＮバイポーラトランジス
タの外部ベース領域１８′形成を同一の不純物導入工程
で行なえ、工程を簡略化できる（第２図（１，４））。
以］−本発明の実施例に於いては、ＣＭＯＳトランジス
タとＮＰＮバイポーラトランジスタとが同一半導体基板
に形成される半導体装置を例にとって説明したが、本発
明はこれに限定されることはなく、ＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタ等の一般的なＭｉＳ）−ラン
ジスタと、ＰＮＰバイポーラトランジスタ、ＰＮＰＮサ
イリスタ等の一般的なバイポーラ素子とが同一半導体基
板に形成される半導体装置に於いても適用できることは
容易に理解できるであろう。
タとＮＰＮバイポーラトランジスタとが同一半導体基板
に形成される半導体装置を例にとって説明したが、本発
明はこれに限定されることはなく、ＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタ等の一般的なＭｉＳ）−ラン
ジスタと、ＰＮＰバイポーラトランジスタ、ＰＮＰＮサ
イリスタ等の一般的なバイポーラ素子とが同一半導体基
板に形成される半導体装置に於いても適用できることは
容易に理解できるであろう。
本発明は、これ等実施例で限定されることなく本発明の
思想の範囲内で種々の変形が可能である。
思想の範囲内で種々の変形が可能である。
以上述べた様に本発明によれば、高性能なバイポーラと
、高信頼なＭＯＳトランジスタを同時に実現できる。
、高信頼なＭＯＳトランジスタを同時に実現できる。
第１図は従来技術であるＮＰＮバイポーラトランジスタ
とＣＭｏ５トランジスタとが形成される半導体装置の主
要な工程を示す図及び概略断面図、第２図は本発明の一
実施例となるＮＰＮバイポーラトランジスタとＣＭＯＳ
トランジスタとが形成される半導体装置の主要な工程を
示す図及び概略断面図である。 １・・・半導体基体、７・・・ゲート酸化膜、１１，１
９゜１９’ 、１９’ ・・多結晶シリコン、１１′
・・ＰＭＯ５ｉ−ランジスタのゲート電極、１１′・・
・ＮＭＯＳトランジスタのゲート電極、１１′″・・・
ＮＰＮ／＜イボ−６２：
とＣＭｏ５トランジスタとが形成される半導体装置の主
要な工程を示す図及び概略断面図、第２図は本発明の一
実施例となるＮＰＮバイポーラトランジスタとＣＭＯＳ
トランジスタとが形成される半導体装置の主要な工程を
示す図及び概略断面図である。 １・・・半導体基体、７・・・ゲート酸化膜、１１，１
９゜１９’ 、１９’ ・・多結晶シリコン、１１′
・・ＰＭＯ５ｉ−ランジスタのゲート電極、１１′・・
・ＮＭＯＳトランジスタのゲート電極、１１′″・・・
ＮＰＮ／＜イボ−６２：
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主表面に少なくともＭＩＳトランジス
タと、バイポーラトランジスタとが形成される半導体装
置において、 上記ＭＩＳトランジスタのゲート電極がリンを含む多結
晶シリコンを有する層であり、上記バイポーラトランジ
スタのエミッタ電極がヒ素を含む多結晶シリコンを有す
る層であることを特徴とする半導体装置。 ２、半導体基板の主表面に少なくともＭＩＳトランジス
タと、多結晶シリコンよりなる少なくとも一の電極を有
するバイポートランジスタとが形成される半導体装置に
製造方法において、少なくとも （１）上記半導体基板の主表面にゲート酸化膜を形成す
る工程、 （２）少なくとも上記ゲート酸化膜上にリンを含む多結
晶シリコンを有するゲート電極層を形成する工程、 （３）上記ゲート電極層を選択的に除去して、上記ＭＩ
Ｓトランジスタのゲート電極を形成する工程、 （４）少なくとも上記ゲート電極の表面に酸化膜を形成
する工程、 （５）上記半導体基板の主表面にヒ素を含む多結晶シリ
コン層を形成する工程、 （６）上記多結晶シリコン層を選択的に除去して、上記
バイポーラトランジスタのエミッタ電極を形成する工程
、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197967A JPH0793384B2 (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197967A JPH0793384B2 (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58011281A Division JPS59138363A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204968A true JPH03204968A (ja) | 1991-09-06 |
| JPH0793384B2 JPH0793384B2 (ja) | 1995-10-09 |
Family
ID=16383305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197967A Expired - Lifetime JPH0793384B2 (ja) | 1990-07-27 | 1990-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793384B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459129B1 (en) | 1997-03-14 | 2002-10-01 | Nec Corporation | BiCMOS device having a CMOS gate electrode and a bipolar emitter each containing two impurities of the same conductivity type |
| JP2017005057A (ja) * | 2015-06-08 | 2017-01-05 | ローム株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-07-27 JP JP2197967A patent/JPH0793384B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459129B1 (en) | 1997-03-14 | 2002-10-01 | Nec Corporation | BiCMOS device having a CMOS gate electrode and a bipolar emitter each containing two impurities of the same conductivity type |
| JP2017005057A (ja) * | 2015-06-08 | 2017-01-05 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793384B2 (ja) | 1995-10-09 |
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