JPH0244907A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH0244907A JPH0244907A JP63196702A JP19670288A JPH0244907A JP H0244907 A JPH0244907 A JP H0244907A JP 63196702 A JP63196702 A JP 63196702A JP 19670288 A JP19670288 A JP 19670288A JP H0244907 A JPH0244907 A JP H0244907A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- mos
- resistor
- offset voltage
- constant voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 2
- 101150090280 MOS1 gene Proteins 0.000 description 1
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅器に係シ、特に相補型ＭＯＳトランジ
スタからなるオペレーション・アンプ（演算増幅器）に
関する。
スタからなるオペレーション・アンプ（演算増幅器）に
関する。
従来、この種のオペレーション・アンプハ差動入力段に
流れる電流のバランスを外部で調整していたにすぎない
。
流れる電流のバランスを外部で調整していたにすぎない
。
前述した従来の演算増幅器は、多数の部品を要し、回路
が複雑となるという欠点がある。
が複雑となるという欠点がある。
本発明の目的は、簡単な構成で、オペアンプに流れる電
流によシオフセット電圧を制御するようにした演算増幅
器を提供することにある。
流によシオフセット電圧を制御するようにした演算増幅
器を提供することにある。
本発明の演算増幅器の構成は、オフセット電圧を小さく
するように調整する外付は抵抗を設けたことを特徴とす
る。
するように調整する外付は抵抗を設けたことを特徴とす
る。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の演算増幅器を示す回路
図である。同図において、本実施例の演算増幅器は、Ｉ
ＮＮ入力端子金ケートに接続したＭＯ８Ｉ−ランジスタ
４とＭＯＳトランジスタ３とを直接接続し、ＩＮ入力端
子２をゲートに接続したＭＯＳトランジスタ２とＭＯＳ
）ランジスタ５とを直接接続し、ＭＯＳトランジスタ３
，５のゲートを共通接続してＭＯＳ）ランジスタ４のド
レイン又はンースに接続し、ＭＯＳトランジスタ１゜２
のンース又はドレインを共通接続して、ＭＯ８トランジ
スタ７のドレイン又はンースに接続し、ＭＯＳ１−ラン
ジスタフのンース又はドレインはＶＳＳ定電圧源に接続
される。ＶＤＤ定電圧源は、ＭＯＳトランジスタ３，５
のドレイン又はンースに接続され、ＶＳＳ定電圧源との
間に、抵抗値Ｒの抵抗１２とＭＯＳトランジスタ８との
直列体を接続し、ＭＯＳトランジスタ７．８のゲートを
共通接続し、さらに抵抗１２の一端とＭＯＳトランジス
タ９のゲートとに接続する。ＭＯＳ）ランジスタ９．１
１の直列体が■ＤＤ、■ｓｓ定電圧源の間に接続され、
ＭＯＳトランジスタ１１のゲートはＭＯＳトランジスタ
５，６の共通接続点に接続される。
図である。同図において、本実施例の演算増幅器は、Ｉ
ＮＮ入力端子金ケートに接続したＭＯ８Ｉ−ランジスタ
４とＭＯＳトランジスタ３とを直接接続し、ＩＮ入力端
子２をゲートに接続したＭＯＳトランジスタ２とＭＯＳ
）ランジスタ５とを直接接続し、ＭＯＳトランジスタ３
，５のゲートを共通接続してＭＯＳ）ランジスタ４のド
レイン又はンースに接続し、ＭＯＳトランジスタ１゜２
のンース又はドレインを共通接続して、ＭＯ８トランジ
スタ７のドレイン又はンースに接続し、ＭＯＳ１−ラン
ジスタフのンース又はドレインはＶＳＳ定電圧源に接続
される。ＶＤＤ定電圧源は、ＭＯＳトランジスタ３，５
のドレイン又はンースに接続され、ＶＳＳ定電圧源との
間に、抵抗値Ｒの抵抗１２とＭＯＳトランジスタ８との
直列体を接続し、ＭＯＳトランジスタ７．８のゲートを
共通接続し、さらに抵抗１２の一端とＭＯＳトランジス
タ９のゲートとに接続する。ＭＯＳ）ランジスタ９．１
１の直列体が■ＤＤ、■ｓｓ定電圧源の間に接続され、
ＭＯＳトランジスタ１１のゲートはＭＯＳトランジスタ
５，６の共通接続点に接続される。
ＯＵＴ出力端子１０は、ＭＯＳトランジスタ９゜１１の
共通接続点にある。
共通接続点にある。
ここで、外付は抵抗１２を変えることにより、回路に流
れる電流を変えて、ゲインを変化させている。
れる電流を変えて、ゲインを変化させている。
第２図は第１図のオペアンプに負帰還をかけたときの回
路図である。同図において、演算増幅器１３は第１図の
回路に相当し、外付は抵抗１２が負荷され、さらにＯＵ
Ｔ出力端子１０とＩＮ入力端子１とが接続されている。
路図である。同図において、演算増幅器１３は第１図の
回路に相当し、外付は抵抗１２が負荷され、さらにＯＵ
Ｔ出力端子１０とＩＮ入力端子１とが接続されている。
この場合のゲインは１である。オペアンプ内部で発生す
るオフセット電圧ｖｌを、ゲイン・エラによる電圧Ｖ
２ Ｃ−１／Ａ ）で相殺し、ＩＮ入力端子２とＯＵＴ
出力端子１０とのオフセット電圧を小さくする。人は演
算増幅器１３のゲインである。
るオフセット電圧ｖｌを、ゲイン・エラによる電圧Ｖ
２ Ｃ−１／Ａ ）で相殺し、ＩＮ入力端子２とＯＵＴ
出力端子１０とのオフセット電圧を小さくする。人は演
算増幅器１３のゲインである。
第３図に示したように、抵抗１２の抵抗値Ｒを適切な値
とすることにより、オフセット電圧を極力小とすること
ができる。
とすることにより、オフセット電圧を極力小とすること
ができる。
以上、本実施例の相補型ＭＯ８集積回路のオペアンプは
、外付は抵抗を調整することによりゲインを変化させ、
ゲイン１の負帰還回路のオフセット電圧を小さくできる
。
、外付は抵抗を調整することによりゲインを変化させ、
ゲイン１の負帰還回路のオフセット電圧を小さくできる
。
第４図は本発明の第２の実施例の演算増幅器の回路図で
ある。同図において、本実施例の演算増幅器は、第１図
のＭＯＳ）ランジスタの極性をすべて逆にしたもので構
成され、これに応じて回路構成も、第１図の回路を１ひ
つくりかえした形即ち裏面から透かしてみた回路となっ
ている。この回路でも外付は抵抗１２を変えることによ
り、オフセット電圧を小さくすることができる。
ある。同図において、本実施例の演算増幅器は、第１図
のＭＯＳ）ランジスタの極性をすべて逆にしたもので構
成され、これに応じて回路構成も、第１図の回路を１ひ
つくりかえした形即ち裏面から透かしてみた回路となっ
ている。この回路でも外付は抵抗１２を変えることによ
り、オフセット電圧を小さくすることができる。
以上説明したように、本発明は、オペアンプに流れる電
流を外付は抵抗で制御することにより、特に負帰還回路
のオフセット電圧を小さくできる効果がある。
流を外付は抵抗で制御することにより、特に負帰還回路
のオフセット電圧を小さくできる効果がある。
第１図は本発明の第１の実施例の演算増幅器の回路図、
第２図は第１図の演算増幅器のＩＮ端子とＯＵＴ端子と
を接続した回路図、第３図は第２図の外付は抵抗とオフ
セット電圧との関係を示した特性図、第４図は第１図の
オペアンプの極性を反転した本発明の第２の実施例の演
算増幅器の回路図である。 １．２・・・・・・入力端子、３，４，５，６，７，８
゜９．１１・・・・・・ＭＯＳ）ランジスタ、１０・・
・・・出力端子、１２・・・・・・外付は抵抗、１３・
・・・・・演算増幅器。 代理人 弁理士 内 原 晋 Ｅ ａ） 詮 外 忰 ぐＮ 蜂
第２図は第１図の演算増幅器のＩＮ端子とＯＵＴ端子と
を接続した回路図、第３図は第２図の外付は抵抗とオフ
セット電圧との関係を示した特性図、第４図は第１図の
オペアンプの極性を反転した本発明の第２の実施例の演
算増幅器の回路図である。 １．２・・・・・・入力端子、３，４，５，６，７，８
゜９．１１・・・・・・ＭＯＳ）ランジスタ、１０・・
・・・出力端子、１２・・・・・・外付は抵抗、１３・
・・・・・演算増幅器。 代理人 弁理士 内 原 晋 Ｅ ａ） 詮 外 忰 ぐＮ 蜂
Claims (1)
- オフセット電圧を小さくするように調整する外付け抵抗
を設けたことを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196702A JPH0244907A (ja) | 1988-08-05 | 1988-08-05 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196702A JPH0244907A (ja) | 1988-08-05 | 1988-08-05 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244907A true JPH0244907A (ja) | 1990-02-14 |
Family
ID=16362166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196702A Pending JPH0244907A (ja) | 1988-08-05 | 1988-08-05 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244907A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009060847A (ja) * | 2007-09-06 | 2009-03-26 | Kubota Corp | 作業機 |
-
1988
- 1988-08-05 JP JP63196702A patent/JPH0244907A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009060847A (ja) * | 2007-09-06 | 2009-03-26 | Kubota Corp | 作業機 |
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