JPH0245341B2 - - Google Patents
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- Publication number
- JPH0245341B2 JPH0245341B2 JP55001162A JP116280A JPH0245341B2 JP H0245341 B2 JPH0245341 B2 JP H0245341B2 JP 55001162 A JP55001162 A JP 55001162A JP 116280 A JP116280 A JP 116280A JP H0245341 B2 JPH0245341 B2 JP H0245341B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- memory
- memory cell
- well
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
- H10W42/25—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons against alpha rays, e.g. for outer space applications
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は電界効果型トランジスタを用いた記憶
回路に関するものである。
回路に関するものである。
パターニング技術の向上及びトランジスタサイ
ズの縮小化に伴ないメモリセルの面積は毎年縮小
化の一途を辿つている。とくにフリツプフロツプ
回路をメモリセルに用いたスタテイツク型記憶回
路装置においてはメモリセル面積がチツプ全体に
占める割合がダイナミツク型記憶回路装置より大
きく、パターンの微細化の寄与は前者の方が大き
い。しかし乍らメモリセル面積の縮小化は当然フ
リツプフロツプトランジスタのドレイン側のノー
ドに寄生する容量値の減少をもたらし、従つて蓄
えられた電荷量は少なくなる。
ズの縮小化に伴ないメモリセルの面積は毎年縮小
化の一途を辿つている。とくにフリツプフロツプ
回路をメモリセルに用いたスタテイツク型記憶回
路装置においてはメモリセル面積がチツプ全体に
占める割合がダイナミツク型記憶回路装置より大
きく、パターンの微細化の寄与は前者の方が大き
い。しかし乍らメモリセル面積の縮小化は当然フ
リツプフロツプトランジスタのドレイン側のノー
ドに寄生する容量値の減少をもたらし、従つて蓄
えられた電荷量は少なくなる。
一方、スタテイツク型記憶回路装置の待機時の
消費電力の減少を計るためメモリセルの記憶保持
用の負荷に数MΩから数GΩのポリシリコン抵抗
が用いられるようになつている。このようにスタ
テイツクメモリセルに蓄えられる電荷量が小さく
なり、かつ電荷を補充する為の負荷の抵抗が大き
くなるとソフトエラーが問題となる。
消費電力の減少を計るためメモリセルの記憶保持
用の負荷に数MΩから数GΩのポリシリコン抵抗
が用いられるようになつている。このようにスタ
テイツクメモリセルに蓄えられる電荷量が小さく
なり、かつ電荷を補充する為の負荷の抵抗が大き
くなるとソフトエラーが問題となる。
ソフトエラーとは1978年T.C.Mayにより
International Reliability Physics Symposium
において発表されたα線による記憶データの破壊
データの破壊をさす。すなわちパツケージ材料中
にPPM単位で存在するウラン、トリウム等の自
然放射性元素が崩壊する際に発生するα線がメモ
リアレイ領域を透過すると、Si基板中で電子一正
孔対が形成され、この電子が蓄えられた正電位を
低下させるためにメモリセル情報の反転が起る。
International Reliability Physics Symposium
において発表されたα線による記憶データの破壊
データの破壊をさす。すなわちパツケージ材料中
にPPM単位で存在するウラン、トリウム等の自
然放射性元素が崩壊する際に発生するα線がメモ
リアレイ領域を透過すると、Si基板中で電子一正
孔対が形成され、この電子が蓄えられた正電位を
低下させるためにメモリセル情報の反転が起る。
スタテイツクメモリセルに書き込まれた直後は
いずれかのノードはアドレス電位の一段落ちの電
位になつており負荷によりさらに高電位に上げら
れる前にα線が当ると、もしこの蓄積電荷が小さ
い場合はフリツプフロツプトランジスタのゲート
閾値電圧より小さくなりフリツプフロツプ回路が
反転してしまうことが起る。即ち負荷抵抗が大き
いと、ある期間ではスタテイツク型メモリもダイ
ナミツク型メモリと同じように考えることが出来
る。
いずれかのノードはアドレス電位の一段落ちの電
位になつており負荷によりさらに高電位に上げら
れる前にα線が当ると、もしこの蓄積電荷が小さ
い場合はフリツプフロツプトランジスタのゲート
閾値電圧より小さくなりフリツプフロツプ回路が
反転してしまうことが起る。即ち負荷抵抗が大き
いと、ある期間ではスタテイツク型メモリもダイ
ナミツク型メモリと同じように考えることが出来
る。
Si中の電離は拡散層下にできた空乏層中及びバ
ルクのいずれでも起こるが1979年のIEEE
Transation on Electron DevicesのVol ED−
26P10に述べられているようにα線により発生す
る電荷量は空乏量の巾に比例して大きくなり、か
つ発生した電荷は短時間のうちに拡散層に吸収さ
れる。従つてα線によるソフトエラー防止の一手
段としてこの空乏層の巾を小さくすることが挙げ
られる。
ルクのいずれでも起こるが1979年のIEEE
Transation on Electron DevicesのVol ED−
26P10に述べられているようにα線により発生す
る電荷量は空乏量の巾に比例して大きくなり、か
つ発生した電荷は短時間のうちに拡散層に吸収さ
れる。従つてα線によるソフトエラー防止の一手
段としてこの空乏層の巾を小さくすることが挙げ
られる。
空乏層の巾はSi基板の濃度が高い程小さくな
る。しかしメモリセル以外の周辺回路も高濃度基
板中に形成すると接合容量及び基板バイアス依存
性の増大を招き、周辺回路の高速動作を防げる。
る。しかしメモリセル以外の周辺回路も高濃度基
板中に形成すると接合容量及び基板バイアス依存
性の増大を招き、周辺回路の高速動作を防げる。
従つて本発明の目的は周辺回路の高速動作を防
げずにα線に対して強いメモリセルを有する記憶
回路装置を提供することにある。
げずにα線に対して強いメモリセルを有する記憶
回路装置を提供することにある。
本発明の特徴はメモリセル部のみ基板と同一導
電型でかつ該基板より高濃度の不純物のウエル内
に形成することである。
電型でかつ該基板より高濃度の不純物のウエル内
に形成することである。
次に本発明をよりよく理解するために実施例に
つき図面を用いて説明する。
つき図面を用いて説明する。
第１図は本発明の実施例を示す記憶回路装置の
断面図である。Ａの領域がメモリセル部、Ｂがメ
モリセル以外の周辺部である。ここでメモリセル
部とはトランスフアーケントトランジスタ２ケ、
フリツプフロツプトランジスタ２ケ、負荷素子２
ケ、桁線、行線で構成される１メモリセルをマト
リツクス状に配置したメモリセルアレイ部をさ
す。高速動作を可能にする為に基板１０１には２
×1014／cm3のボロンを含む低不純物濃度Ｐ型Siを
用いた。Ａの領域は１×1015〜１×1016／cm3のボ
ロンを含むＰウエル１０２内に形成されている。
本Ｐウエルは第２図ａに示すようにSi酸化膜１０
４を通して５×1011〜５×1012cm2のボロンをSi基
板１０１にイオン注入１０５したのち1200℃で熱
処理を行ない形成した。本方法により5μの厚さ
に亘りほゞ均一な濃度を有するＰウエル領域１０
２を形成することができる。第２図ｂに示す基板
を出発基体としその後のパターンニング工程をを
経てトランジスタ１０３等の素子を形成すること
により第１図に示す実施例を得る。
断面図である。Ａの領域がメモリセル部、Ｂがメ
モリセル以外の周辺部である。ここでメモリセル
部とはトランスフアーケントトランジスタ２ケ、
フリツプフロツプトランジスタ２ケ、負荷素子２
ケ、桁線、行線で構成される１メモリセルをマト
リツクス状に配置したメモリセルアレイ部をさ
す。高速動作を可能にする為に基板１０１には２
×1014／cm3のボロンを含む低不純物濃度Ｐ型Siを
用いた。Ａの領域は１×1015〜１×1016／cm3のボ
ロンを含むＰウエル１０２内に形成されている。
本Ｐウエルは第２図ａに示すようにSi酸化膜１０
４を通して５×1011〜５×1012cm2のボロンをSi基
板１０１にイオン注入１０５したのち1200℃で熱
処理を行ない形成した。本方法により5μの厚さ
に亘りほゞ均一な濃度を有するＰウエル領域１０
２を形成することができる。第２図ｂに示す基板
を出発基体としその後のパターンニング工程をを
経てトランジスタ１０３等の素子を形成すること
により第１図に示す実施例を得る。
メモリセルが周辺部と全く同一の低濃度上に形
成された場合と１×1016／cm3のＰウエル内に形成
された場合では、同一電圧が接合に印加されたと
仮定して空乏層の巾に７倍の差がある。
成された場合と１×1016／cm3のＰウエル内に形成
された場合では、同一電圧が接合に印加されたと
仮定して空乏層の巾に７倍の差がある。
このように本発明を用いることにより周辺回路
の高速動作を犠牲にせずにα線に強いメモリセル
を形成することができる。
の高速動作を犠牲にせずにα線に強いメモリセル
を形成することができる。
本実施例ではすべての工程の前にＰウエルを形
成したがゲート絶縁膜を形成後前述のようにボロ
ンをイオン注入しさらに押込を行うことも可能で
ある。
成したがゲート絶縁膜を形成後前述のようにボロ
ンをイオン注入しさらに押込を行うことも可能で
ある。
また本実施例ではスタテイツクメモリについて
説明したが本発明は１トランジスタ１容量から構
成されたダイナミツクメモリの場合も適用され
る。
説明したが本発明は１トランジスタ１容量から構
成されたダイナミツクメモリの場合も適用され
る。
第１図は本発明の実施例を示す半導体装置の断
面図である。第２図ａ，ｂはＰウエルを形成する
ための１方法を示す図である。 １０１はＰ型のSi基板、１０２は基板より高濃
度のＰ型不純物で形成したＰウエル、１０３はト
ランジスタを示す。同図に於て、Ａの領域が情報
を蓄えるためのメモリ記憶手段、これを選択する
ための行線、行線下に、形成されるトランジスタ
及びこのトランジスタに連なる桁線から構成され
る１メモリセルがマトリツクス状に配置されたメ
モリセル部、Ｂの領域がメモリセル部以外の周辺
回路部である。
面図である。第２図ａ，ｂはＰウエルを形成する
ための１方法を示す図である。 １０１はＰ型のSi基板、１０２は基板より高濃
度のＰ型不純物で形成したＰウエル、１０３はト
ランジスタを示す。同図に於て、Ａの領域が情報
を蓄えるためのメモリ記憶手段、これを選択する
ための行線、行線下に、形成されるトランジスタ
及びこのトランジスタに連なる桁線から構成され
る１メモリセルがマトリツクス状に配置されたメ
モリセル部、Ｂの領域がメモリセル部以外の周辺
回路部である。
Claims (1)
- １ 電界効果トランジスタを用いて記憶手段を構
成したメモリセルを多数配置したメモリセル部及
び該メモリセルの制御回路を含む半導体記憶回路
装置において、該メモリセル部のみが基板と同一
導電型でかつ該基板より高濃度の不純物のウエル
内に形成され、該制御回路が該ウエル外の該ウエ
ルより低不純物濃度の基板部分に形成されたこと
を特徴とする半導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP116280A JPS5698855A (en) | 1980-01-09 | 1980-01-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP116280A JPS5698855A (en) | 1980-01-09 | 1980-01-09 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5698855A JPS5698855A (en) | 1981-08-08 |
| JPH0245341B2 true JPH0245341B2 (ja) | 1990-10-09 |
Family
ID=11493736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP116280A Granted JPS5698855A (en) | 1980-01-09 | 1980-01-09 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5698855A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148451A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS58148450A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1980
- 1980-01-09 JP JP116280A patent/JPS5698855A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5698855A (en) | 1981-08-08 |
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