JPH0245434B2 - Suitsuchingudengenkairo - Google Patents
SuitsuchingudengenkairoInfo
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- JPH0245434B2 JPH0245434B2 JP1693578A JP1693578A JPH0245434B2 JP H0245434 B2 JPH0245434 B2 JP H0245434B2 JP 1693578 A JP1693578 A JP 1693578A JP 1693578 A JP1693578 A JP 1693578A JP H0245434 B2 JPH0245434 B2 JP H0245434B2
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- JP
- Japan
- Prior art keywords
- circuit
- switching
- output
- reference pulse
- supplied
- Prior art date
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Description
【発明の詳細な説明】
本発明はインダクタンスが負荷の変化に応じて
切換わらないことによる制御能力が低下すること
を防止し、しかも任意の負荷に対して安定した直
流電圧を供給できるスイツチング電源回路に関す
るものである。
切換わらないことによる制御能力が低下すること
を防止し、しかも任意の負荷に対して安定した直
流電圧を供給できるスイツチング電源回路に関す
るものである。
従来効率を低下することなく、しかも任意の負
荷に対して安定した直流電圧を供給できるスイツ
チング電源回路として第１図に示すようなものが
提案されている。
荷に対して安定した直流電圧を供給できるスイツ
チング電源回路として第１図に示すようなものが
提案されている。
すなわち第１図において、１は商用交流電圧が
供給される電源プラグを示し、この電源プラグ１
からの商用交流電圧が電源スイツチ２を通じて整
流回路３に供給されて直流電圧に整流平滑され、
この直流電圧がトランス４の１次コイル４ａおよ
び逆流防止用のダイオード５を介して第１のスイ
ツチング素子を構成するnpn形トランジスタ６に
供給されると共にこの１次コイル４ａの中間タツ
プに得られる直流電圧が第２のスイツチング素子
を構成するnpn形トランジスタ７に供給される。
この場合１次コイル４ａの一端と中間タツプとの
間のインダクタンス値をL1とし、１次コイル４
ａの一端と他端との間のインダクタンス値をL2
とする。
供給される電源プラグを示し、この電源プラグ１
からの商用交流電圧が電源スイツチ２を通じて整
流回路３に供給されて直流電圧に整流平滑され、
この直流電圧がトランス４の１次コイル４ａおよ
び逆流防止用のダイオード５を介して第１のスイ
ツチング素子を構成するnpn形トランジスタ６に
供給されると共にこの１次コイル４ａの中間タツ
プに得られる直流電圧が第２のスイツチング素子
を構成するnpn形トランジスタ７に供給される。
この場合１次コイル４ａの一端と中間タツプとの
間のインダクタンス値をL1とし、１次コイル４
ａの一端と他端との間のインダクタンス値をL2
とする。
またトランス４の２次コイル４ｂには交流電圧
が取り出され、これが整流回路８に供給されて直
流電圧に整流平滑され、この直流電圧が出力端子
９に取り出される。この出力端子９の電圧が電圧
検出回路１０によりその電圧値が検出され、この
検出出力がフオトカプラ等の絶縁分離用のカプラ
１１を通してスイツチング信号を発生するパルス
幅変調器１２にその変調入力として供給されると
共にクロツクパルス発生器１３よりのクロツクパ
ルスがこのパルス幅変調器１２にそのキヤリアと
して供給され、このパルス幅変調器１２の出力側
に得られるスイツチング信号のパルス幅は出力端
子９に得られる直流電圧が所望の一定値に安定す
るように変化され得る。
が取り出され、これが整流回路８に供給されて直
流電圧に整流平滑され、この直流電圧が出力端子
９に取り出される。この出力端子９の電圧が電圧
検出回路１０によりその電圧値が検出され、この
検出出力がフオトカプラ等の絶縁分離用のカプラ
１１を通してスイツチング信号を発生するパルス
幅変調器１２にその変調入力として供給されると
共にクロツクパルス発生器１３よりのクロツクパ
ルスがこのパルス幅変調器１２にそのキヤリアと
して供給され、このパルス幅変調器１２の出力側
に得られるスイツチング信号のパルス幅は出力端
子９に得られる直流電圧が所望の一定値に安定す
るように変化され得る。
更に、２０ａ及び２０ｂは夫々第１及び第２の
基準パルス入力端子を示す。この第１の基準パル
ス入力端子２０ａに供給される第１の基準パルス
は第２ａ図Ｃに示す如くそのパルス幅ａをトラン
ジスタ７の使用時に於いてパルス幅変調器１２の
出力側のスイツチング信号のパルス幅が軽負荷と
なり、このパルス幅が最小となる値よりやや広く
選定したものであり、又第２の基準パルス入力端
子２０ｂに供給される第２の基準パルスは第２ｂ
図Ｃに示す如くそのパルス幅ｂを第１の基準パル
スのデユーテイレシオDaとし、この第２の基準
パルスのデユーテイレシオDbとしたとき となる如く選定したものである。この場合この第
１及び第２の基準パルスはクロツクパルス発生器
１３の第２ａ図Ａ及び第２ｂ図Ａに示されるクロ
ツクパルスに同期する如くなす。この第１の基準
パルス入力端子２０ａに供給される第１の基準パ
ルスをナンド回路２１の一方の入力端子に供給す
ると共にフリツプフロツプ回路１７のＱ出力端子
に得られる“０”又は“１”の信号をこのナンド
回路２１の他方の入力端子に供給し、第２の基準
パルス入力端子２０ｂに供給される第２の基準パ
ルスをナンド回路２２の一方の入力端子に供給す
ると共にフリツプフロツプ回路１７のＱ出力端子
に得られる信号をインバータ回路２３を通してナ
ンド回路２２の他方の入力端子に供給し、之等ナ
ンド回路２１及び２２の夫々の出力信号をナンド
回路２４の一方及び他方の入力端子に夫々供給す
る如くする。この場合、ナンド回路２１，２２，
及び２４とインバータ回路２３とは基準パルス選
択回路を構成しナンド回路２４の出力側にはフリ
ツプフロツプ回路１７のＱ出力端子の出力信号が
“１”のとき第１の基準パルスが得られ、このＱ
出力端子の出力信号が“０”のとき第２の基準パ
ルスが得られ、このナンド回路２４の出力側に得
られる第１の基準パルス又は第２の基準パルスの
基準パルスを比較回路２５の一方の入力端子に供
給し、パルス幅変調器１２の出力信号であるスイ
ツチング信号を排他的論理和回路２６の一方の入
力端子に供給すると共にフリツプフロツプ回路１
７のＱ出力端子に得られる“０”又は“１”の信
号をこの排他的論理和回路２６の他方の入力端子
に供給し、この排他的論理和回路２６の出力信号
をこの比較回路２５の他方の入力端子に供給す
る。この比較回路２５は基準パルスの立下りのと
きに排他的論理和回路２６の出力信号がハイレベ
ル信号“１”のときその出力側が“１”となる如
くなす。この比較回路２５の出力信号をフリツプ
フロツプ回路１７のＤ端子に供給する如くする。
基準パルス入力端子を示す。この第１の基準パル
ス入力端子２０ａに供給される第１の基準パルス
は第２ａ図Ｃに示す如くそのパルス幅ａをトラン
ジスタ７の使用時に於いてパルス幅変調器１２の
出力側のスイツチング信号のパルス幅が軽負荷と
なり、このパルス幅が最小となる値よりやや広く
選定したものであり、又第２の基準パルス入力端
子２０ｂに供給される第２の基準パルスは第２ｂ
図Ｃに示す如くそのパルス幅ｂを第１の基準パル
スのデユーテイレシオDaとし、この第２の基準
パルスのデユーテイレシオDbとしたとき となる如く選定したものである。この場合この第
１及び第２の基準パルスはクロツクパルス発生器
１３の第２ａ図Ａ及び第２ｂ図Ａに示されるクロ
ツクパルスに同期する如くなす。この第１の基準
パルス入力端子２０ａに供給される第１の基準パ
ルスをナンド回路２１の一方の入力端子に供給す
ると共にフリツプフロツプ回路１７のＱ出力端子
に得られる“０”又は“１”の信号をこのナンド
回路２１の他方の入力端子に供給し、第２の基準
パルス入力端子２０ｂに供給される第２の基準パ
ルスをナンド回路２２の一方の入力端子に供給す
ると共にフリツプフロツプ回路１７のＱ出力端子
に得られる信号をインバータ回路２３を通してナ
ンド回路２２の他方の入力端子に供給し、之等ナ
ンド回路２１及び２２の夫々の出力信号をナンド
回路２４の一方及び他方の入力端子に夫々供給す
る如くする。この場合、ナンド回路２１，２２，
及び２４とインバータ回路２３とは基準パルス選
択回路を構成しナンド回路２４の出力側にはフリ
ツプフロツプ回路１７のＱ出力端子の出力信号が
“１”のとき第１の基準パルスが得られ、このＱ
出力端子の出力信号が“０”のとき第２の基準パ
ルスが得られ、このナンド回路２４の出力側に得
られる第１の基準パルス又は第２の基準パルスの
基準パルスを比較回路２５の一方の入力端子に供
給し、パルス幅変調器１２の出力信号であるスイ
ツチング信号を排他的論理和回路２６の一方の入
力端子に供給すると共にフリツプフロツプ回路１
７のＱ出力端子に得られる“０”又は“１”の信
号をこの排他的論理和回路２６の他方の入力端子
に供給し、この排他的論理和回路２６の出力信号
をこの比較回路２５の他方の入力端子に供給す
る。この比較回路２５は基準パルスの立下りのと
きに排他的論理和回路２６の出力信号がハイレベ
ル信号“１”のときその出力側が“１”となる如
くなす。この比較回路２５の出力信号をフリツプ
フロツプ回路１７のＤ端子に供給する如くする。
今パルス幅変調器１２の出力信号のスイツチン
グ信号のパルス幅が第２ａ図C′に示す如く第１の
基準パルスのパルス幅ａより広く第２の基準パル
スのパルス幅ｂより狭く即ち、負荷が重い場合、
フリツプフロツプ回路１７のＱ出力端子の出力信
号が“１”のときはスイツチング信号はアンド回
路１９を通してトランジスタ７のベースに供給さ
れ、このトランジスタ７を出力端子９の直流出力
電圧に応じてスイツチングし、この直流出力電圧
を一定とする。このときはナンド回路２４の出力
側には第２ａ図Ｃに示すようにパルス幅ａの第１
の基準パルスが得られる。次に出力端子９の負荷
が軽くなり、パルス幅変調器１２のスイツチング
信号のパルス幅が第２ａ図Ｄに示す如く第１の基
準パルスのパルス幅ａより狭くなつたときは、排
他的論理和回路２６の出力信号は、フリツプフロ
ツプ回路１７のＱ出力が第２ａ図Ｂに示されるよ
うに“１”であるため、第２ａ図Ｅに示す出力が
得られ、比較回路２５の一方の入力端子に供給さ
れる。この比較回路２５の他方の入力端子には第
２ａ図Ｃに示される第１の基準パルスが供給され
ているため、比較回路２５のアンド回路２５ａ
（第２ｃ図）の出力には第２ａ図Ｆに示される出
力が得られる。この出力（第２ａ図Ｆ）と上記排
他的論理和回路２６の出力（第２ａ図Ｅ）が排他
的論理和回路２５ｂ（第２ｃ図）に供給され、そ
の出力には第２ａ図Ｇに示される出力信号が得ら
れる。この出力信号はフリツプフロツプ回路２５
ｃ（第２ｃ図）を反転し、そのＱ出力端子の出力
信号（第２ａ図Ｈ）が上記フリツプフロツプ回路
１７のＤ入力端子に供給され、クロツクパルス発
生回路１３のクロツク信号に同期して、第２ａ図
Ｂに示すように、フリツプフロツプ回路１７のＱ
出力端子の出力信号を“０”、出力端子の出力
信号“１”とし、ナンド回路２４の出力側に得ら
れる基準パルスを第２の基準パルスとし、パルス
幅変調器１２よりのスイツチング信号をアンド回
路１８を通してトランジスタ６のベースに供給
し、このトランジスタ６をスイツチングする。こ
の場合出力端子９に得られる直流出力電圧のレベ
ルに応じてパルス幅変調器１２の出力側のスイツ
チング信号のパルス幅を変調しているので、この
出力端子９に得られる直流出力電圧を一定にする
ことがきる。又この場合、整流回路３からの入力
直流電圧Viはトランス４の１次コイル４ａすな
わちインダクタンス値L2を有する１次コイル全
体に供給されるので、第２の基準パルスの周期を
TP、負荷の大きさをRL、トランス４及びトラン
ジスタ６の効率をη1としたとき出力直流電圧V0
は となり、また最大出力電力P01は P01＝V0 2／RLη1＝Vi2・Db2・TP・η1／2L2 …(1) となる。又この場合に於いて出力端子９の負荷が
重くなつたとき（負荷に流れる電流が大になつた
時）はそれだけ出力直流電圧が下がるので、パル
ス幅変調器１２の出力信号のパルス幅が大となつ
て第２ｂ図Ｄに示す如く第２の基準パルスのパル
ス幅ｂより大になつた時、上記排他的論理和回路
２６には上記フリツプフロツプ回路１７のＱ出力
端子の“０”信号（第２ｂ図Ｂ）が供給されてい
るので、パルス幅変調器１２のスイツチング信号
がそのまま排他的論理和回路２６の出力（第２ｂ
図Ｅ）に得られ、比較回路２５の一方の入力端子
に供給される。この比較回路２５の他方の入力端
子には上記フリツプフロツプ回路１７のＱ出力が
“０”のため、上記入力端子２０ｂに供給された
第２ｂ図Ｃに示される第２の基準パルスが供給さ
れ、比較回路２５のアンド回路２５ａの出力には
第２ｂ図Ｆに示される出力が得られる。この出力
と上記排他的論理和回路２６の出力（第２ｂ図
Ｅ）とが排他的論理和回路２５ｂに供給されて、
その出力には第２ｂ図Ｇに示されるように“１”
となりフリツプフロツプ回路２５ｃをそのＱ出力
端子の出力信号（第２ｂ図Ｈ）が上記フリツプフ
ロツプ回路１７のＤ入力端子に供給され、クロツ
クパルス（第２ｂ図Ａ）に同期して上記フリツプ
フロツプ回路１７は、第２ｂ図Ｂに示すようには
反転し、Ｑ出力端子を“１”とし、出力端子を
“０”としてスイツチング信号をアンド回路１９
を通してトランジスタ７のベースに供給する。こ
のときトランジスタ７が動作するのでトランス４
の１次コイル４ａの一端より中間タツプまでを使
用することになり、そのインダクタンス値はL1
である。すなわちこのときの最大出力電力P02は
第１の基準パルスの周期を第２の基準パルスと同
様にTPとし、トランス４およびトランジスタ７
の効率をη2とすると、 P02＝Vi2・Da2・TP・η2／2L1 …(2) となる。
グ信号のパルス幅が第２ａ図C′に示す如く第１の
基準パルスのパルス幅ａより広く第２の基準パル
スのパルス幅ｂより狭く即ち、負荷が重い場合、
フリツプフロツプ回路１７のＱ出力端子の出力信
号が“１”のときはスイツチング信号はアンド回
路１９を通してトランジスタ７のベースに供給さ
れ、このトランジスタ７を出力端子９の直流出力
電圧に応じてスイツチングし、この直流出力電圧
を一定とする。このときはナンド回路２４の出力
側には第２ａ図Ｃに示すようにパルス幅ａの第１
の基準パルスが得られる。次に出力端子９の負荷
が軽くなり、パルス幅変調器１２のスイツチング
信号のパルス幅が第２ａ図Ｄに示す如く第１の基
準パルスのパルス幅ａより狭くなつたときは、排
他的論理和回路２６の出力信号は、フリツプフロ
ツプ回路１７のＱ出力が第２ａ図Ｂに示されるよ
うに“１”であるため、第２ａ図Ｅに示す出力が
得られ、比較回路２５の一方の入力端子に供給さ
れる。この比較回路２５の他方の入力端子には第
２ａ図Ｃに示される第１の基準パルスが供給され
ているため、比較回路２５のアンド回路２５ａ
（第２ｃ図）の出力には第２ａ図Ｆに示される出
力が得られる。この出力（第２ａ図Ｆ）と上記排
他的論理和回路２６の出力（第２ａ図Ｅ）が排他
的論理和回路２５ｂ（第２ｃ図）に供給され、そ
の出力には第２ａ図Ｇに示される出力信号が得ら
れる。この出力信号はフリツプフロツプ回路２５
ｃ（第２ｃ図）を反転し、そのＱ出力端子の出力
信号（第２ａ図Ｈ）が上記フリツプフロツプ回路
１７のＤ入力端子に供給され、クロツクパルス発
生回路１３のクロツク信号に同期して、第２ａ図
Ｂに示すように、フリツプフロツプ回路１７のＱ
出力端子の出力信号を“０”、出力端子の出力
信号“１”とし、ナンド回路２４の出力側に得ら
れる基準パルスを第２の基準パルスとし、パルス
幅変調器１２よりのスイツチング信号をアンド回
路１８を通してトランジスタ６のベースに供給
し、このトランジスタ６をスイツチングする。こ
の場合出力端子９に得られる直流出力電圧のレベ
ルに応じてパルス幅変調器１２の出力側のスイツ
チング信号のパルス幅を変調しているので、この
出力端子９に得られる直流出力電圧を一定にする
ことがきる。又この場合、整流回路３からの入力
直流電圧Viはトランス４の１次コイル４ａすな
わちインダクタンス値L2を有する１次コイル全
体に供給されるので、第２の基準パルスの周期を
TP、負荷の大きさをRL、トランス４及びトラン
ジスタ６の効率をη1としたとき出力直流電圧V0
は となり、また最大出力電力P01は P01＝V0 2／RLη1＝Vi2・Db2・TP・η1／2L2 …(1) となる。又この場合に於いて出力端子９の負荷が
重くなつたとき（負荷に流れる電流が大になつた
時）はそれだけ出力直流電圧が下がるので、パル
ス幅変調器１２の出力信号のパルス幅が大となつ
て第２ｂ図Ｄに示す如く第２の基準パルスのパル
ス幅ｂより大になつた時、上記排他的論理和回路
２６には上記フリツプフロツプ回路１７のＱ出力
端子の“０”信号（第２ｂ図Ｂ）が供給されてい
るので、パルス幅変調器１２のスイツチング信号
がそのまま排他的論理和回路２６の出力（第２ｂ
図Ｅ）に得られ、比較回路２５の一方の入力端子
に供給される。この比較回路２５の他方の入力端
子には上記フリツプフロツプ回路１７のＱ出力が
“０”のため、上記入力端子２０ｂに供給された
第２ｂ図Ｃに示される第２の基準パルスが供給さ
れ、比較回路２５のアンド回路２５ａの出力には
第２ｂ図Ｆに示される出力が得られる。この出力
と上記排他的論理和回路２６の出力（第２ｂ図
Ｅ）とが排他的論理和回路２５ｂに供給されて、
その出力には第２ｂ図Ｇに示されるように“１”
となりフリツプフロツプ回路２５ｃをそのＱ出力
端子の出力信号（第２ｂ図Ｈ）が上記フリツプフ
ロツプ回路１７のＤ入力端子に供給され、クロツ
クパルス（第２ｂ図Ａ）に同期して上記フリツプ
フロツプ回路１７は、第２ｂ図Ｂに示すようには
反転し、Ｑ出力端子を“１”とし、出力端子を
“０”としてスイツチング信号をアンド回路１９
を通してトランジスタ７のベースに供給する。こ
のときトランジスタ７が動作するのでトランス４
の１次コイル４ａの一端より中間タツプまでを使
用することになり、そのインダクタンス値はL1
である。すなわちこのときの最大出力電力P02は
第１の基準パルスの周期を第２の基準パルスと同
様にTPとし、トランス４およびトランジスタ７
の効率をη2とすると、 P02＝Vi2・Da2・TP・η2／2L1 …(2) となる。
従つて出力端子９の負荷が軽いときはトランジ
スタ６をスイツチングしてトランス４の１次コイ
ル４ａ全体のインダクタンス値L2を使用し、こ
の出力端子９の負荷が重いときは１次コイル４ａ
の一端より中間タツプまでのインダクタンス値
L2を使用して負荷の変動に対処しているので効
率の低下がなく、任意の負荷変動に対して十分安
定した直流電圧を得ることができる。
スタ６をスイツチングしてトランス４の１次コイ
ル４ａ全体のインダクタンス値L2を使用し、こ
の出力端子９の負荷が重いときは１次コイル４ａ
の一端より中間タツプまでのインダクタンス値
L2を使用して負荷の変動に対処しているので効
率の低下がなく、任意の負荷変動に対して十分安
定した直流電圧を得ることができる。
いま上述の重負荷の場合の(2)式と軽負荷の場合
の(1)式における直流出力電力と各基準パルスのデ
ユーテイレシオとの関係を示すと第３図Ａおよび
Ｂのように表わすことができる。ここで、重負荷
時における第１の基準パルスのデユーテイレシオ
の最小値をDa1、その時要する電力をPs2とし、
軽負荷時における第２の基準パルスのデユーテイ
レシオの最大値をDb2、その時要する電力をPs1
とすると最も効率の良い制御能力が得られるの
は、効率η1、η2が等しいものと考えれば Ps1＝Ps2 すなわち の場合である。
の(1)式における直流出力電力と各基準パルスのデ
ユーテイレシオとの関係を示すと第３図Ａおよび
Ｂのように表わすことができる。ここで、重負荷
時における第１の基準パルスのデユーテイレシオ
の最小値をDa1、その時要する電力をPs2とし、
軽負荷時における第２の基準パルスのデユーテイ
レシオの最大値をDb2、その時要する電力をPs1
とすると最も効率の良い制御能力が得られるの
は、効率η1、η2が等しいものと考えれば Ps1＝Ps2 すなわち の場合である。
ところが上述のような構成を成す従来のスイツ
チング電源回路の場合効率η1とη2とが等しくない
時に切換わらないことがあり、制御能力が低下す
るという欠点があつた。
チング電源回路の場合効率η1とη2とが等しくない
時に切換わらないことがあり、制御能力が低下す
るという欠点があつた。
本発明はこのような従来の欠点を除去するため
に成されたものであつて、効率を低下させること
なく制御能力を向上できるスイツチング電源回路
を提供するものである。
に成されたものであつて、効率を低下させること
なく制御能力を向上できるスイツチング電源回路
を提供するものである。
以下に本発明の実施例を説明するが、その回路
構成及び動作は、第１図及び第２ｃ図に示した従
来のスイツチング電源回路と同様なので、その説
明を省略し、従来回路と異なる部分を第３図を参
照して説明する。
構成及び動作は、第１図及び第２ｃ図に示した従
来のスイツチング電源回路と同様なので、その説
明を省略し、従来回路と異なる部分を第３図を参
照して説明する。
第３図において重負荷時オン状態となるトラン
ジスタ７がトランジスタ６に切換わる際の第１の
基準パルスのデユーテイレシオをDa1、軽負荷時
オン状態となるトランジスタ６がトランジスタ７
に切換わる際の第２の基準パルスのデユーテイレ
シオをDb2と一定の値に設定し、トランジスタ７
がトランジスタ６に切換わる際の出力電力Ps2と
トランジスタ６がトランジスタ７に切換わる際の
出力電力Ps1の関係がPs1＞Ps2に成るように設定
するとトランジスタ７と６との間の切換わりには
第３図に鎖線で示したようなヒステリシスが生ず
る。この場合、負荷が軽くなつた時のパルス幅変
調器１２のパルス幅Db1は負荷が重い時の電力
Ps2と同等のパルス幅で安定し、負荷が重くなつ
た時（出力電流が大の時）のパルス幅変調器１２
のパルス幅Da2は負荷が軽い時の電力Ps1と同等
のパルス幅で安定する。従つてトランジスタ７と
６の切換え動作はこのヒステリシスに沿つて行わ
れ、もつて制御動作は中断されることなく円滑に
行われることが分る。
ジスタ７がトランジスタ６に切換わる際の第１の
基準パルスのデユーテイレシオをDa1、軽負荷時
オン状態となるトランジスタ６がトランジスタ７
に切換わる際の第２の基準パルスのデユーテイレ
シオをDb2と一定の値に設定し、トランジスタ７
がトランジスタ６に切換わる際の出力電力Ps2と
トランジスタ６がトランジスタ７に切換わる際の
出力電力Ps1の関係がPs1＞Ps2に成るように設定
するとトランジスタ７と６との間の切換わりには
第３図に鎖線で示したようなヒステリシスが生ず
る。この場合、負荷が軽くなつた時のパルス幅変
調器１２のパルス幅Db1は負荷が重い時の電力
Ps2と同等のパルス幅で安定し、負荷が重くなつ
た時（出力電流が大の時）のパルス幅変調器１２
のパルス幅Da2は負荷が軽い時の電力Ps1と同等
のパルス幅で安定する。従つてトランジスタ７と
６の切換え動作はこのヒステリシスに沿つて行わ
れ、もつて制御動作は中断されることなく円滑に
行われることが分る。
この場合
Ps1＞Ps2
の関係よりトランス４の１次コイル４ａ全体のイ
ンダクタンス値L2の値を以下のように設定すれ
ば良い。
ンダクタンス値L2の値を以下のように設定すれ
ば良い。
D2b2・η1／L2＞D2b2・η2／L1
すなわち
L2＜D2b2・η1／D2a1・η2L1 ……(3)
また、上記第２の基準パルスのパルス幅を設定
することによりヒステリシスを持たせても良い。
することによりヒステリシスを持たせても良い。
以上の説明から明らかなように本発明に係るス
イツチング電源回路によれば、単にトランス４の
１次コイル４ａの全体のインダクタンス値を(3)式
で満足するように設定してトランジスタ７および
６の切換え動作にヒステリシスをもたせるように
することによつて、両トランジスタの切換えを円
滑に行うことができ、もつて効率を低下すること
なく制御能率を増大させると共に任意の負荷に対
して安定した直流電圧を供給することができ、特
にIC化を行う場合有用である。
イツチング電源回路によれば、単にトランス４の
１次コイル４ａの全体のインダクタンス値を(3)式
で満足するように設定してトランジスタ７および
６の切換え動作にヒステリシスをもたせるように
することによつて、両トランジスタの切換えを円
滑に行うことができ、もつて効率を低下すること
なく制御能率を増大させると共に任意の負荷に対
して安定した直流電圧を供給することができ、特
にIC化を行う場合有用である。
なお上述の実施例ではトランス４の１次コイル
４ａに２個の活性端子がある場合に付いて説明し
たがこれに限定されることなく、１次コイル４ａ
にｎ個の端子がある場合もこれらの端子にそれぞ
れ接続されたトランジスタQ1〜Qoの切換え時各
トランジスタに対応してそれぞれ設けられたコイ
ルのインダクタンス値L1〜Loが次式 Ｌ（ｎ＋１）＜D2b（ｎ＋１）・η(o)／D2a(o)・η（
ｎ＋１）Lo…(4) で満足するように設定されることによつて上述と
同様の効果が得られることは云うまでもない。
４ａに２個の活性端子がある場合に付いて説明し
たがこれに限定されることなく、１次コイル４ａ
にｎ個の端子がある場合もこれらの端子にそれぞ
れ接続されたトランジスタQ1〜Qoの切換え時各
トランジスタに対応してそれぞれ設けられたコイ
ルのインダクタンス値L1〜Loが次式 Ｌ（ｎ＋１）＜D2b（ｎ＋１）・η(o)／D2a(o)・η（
ｎ＋１）Lo…(4) で満足するように設定されることによつて上述と
同様の効果が得られることは云うまでもない。
第１図は従来のスイツチング電源回路の一例を
示す構成図、第２ａ図〜第２ｃ図は第１図の動作
を説明するための図、第３図は本発明の基本原理
を説明するための略線図である。 ３及び８は夫々整流回路、４はトランス、６及
び７は夫々トランジスタ、９は出力端子、１０は
電圧検出回路、１２はパルス幅変調器、１７はフ
リツプフロツプ回路、１８及び１９は夫々アンド
回路、２０ａ及び２０ｂは夫々基準パルス入力端
子、２１，２２及び２４は夫々ナンド回路、２３
はインバータ回路、２５は比較回路である。
示す構成図、第２ａ図〜第２ｃ図は第１図の動作
を説明するための図、第３図は本発明の基本原理
を説明するための略線図である。 ３及び８は夫々整流回路、４はトランス、６及
び７は夫々トランジスタ、９は出力端子、１０は
電圧検出回路、１２はパルス幅変調器、１７はフ
リツプフロツプ回路、１８及び１９は夫々アンド
回路、２０ａ及び２０ｂは夫々基準パルス入力端
子、２１，２２及び２４は夫々ナンド回路、２３
はインバータ回路、２５は比較回路である。
Claims (1)
- １ 直流入力電源に夫々所定のインダクタンス値
を有するコイルを介して接続された第１及び第２
のスイツチング素子と、該第１及び第２のスイツ
チング素子の出力側に設けられた整流回路と、該
整流回路の直流出力電圧に応じたパルス幅のスイ
ツチング信号を発生するパルス幅変調器と、所定
のパルス幅を有する第１の基準パルスが供給され
る第１の基準パルス入力端子と、上記第１の基準
パルスのパルス幅より広い第２の基準パルスが供
給される第２の基準パルス入力端子と、上記スイ
ツチング素子のいずれの制御電極に上記スイツチ
ング信号が供給されるかに応じて、上記第１及び
第２の基準パルスの内の１つの基準パルスを選択
する基準パルス選択回路と、該基準パルス選択回
路により選択された基準パルス及び上記パルス幅
変調器よりのスイツチング信号を比較する比較回
路と、該比較回路の出力信号により上記第１及び
第２のスイツチング素子のいずれの制御電極に上
記スイツチング信号を供給するかを切換える切換
回路とを設け、上記第１のスイツチング素子と上
記第２のスイツチング素子との切換えにヒステリ
シスを持たせたことを特徴とするスイツチング電
源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1693578A JPH0245434B2 (ja) | 1978-02-16 | 1978-02-16 | Suitsuchingudengenkairo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1693578A JPH0245434B2 (ja) | 1978-02-16 | 1978-02-16 | Suitsuchingudengenkairo |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109123A JPS54109123A (en) | 1979-08-27 |
| JPH0245434B2 true JPH0245434B2 (ja) | 1990-10-09 |
Family
ID=11929972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1693578A Expired - Lifetime JPH0245434B2 (ja) | 1978-02-16 | 1978-02-16 | Suitsuchingudengenkairo |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245434B2 (ja) |
-
1978
- 1978-02-16 JP JP1693578A patent/JPH0245434B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54109123A (en) | 1979-08-27 |
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