JPH0245780A - 測定回路 - Google Patents
測定回路Info
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- JPH0245780A JPH0245780A JP63196697A JP19669788A JPH0245780A JP H0245780 A JPH0245780 A JP H0245780A JP 63196697 A JP63196697 A JP 63196697A JP 19669788 A JP19669788 A JP 19669788A JP H0245780 A JPH0245780 A JP H0245780A
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Links
- 238000012360 testing method Methods 0.000 claims abstract description 29
- 238000005259 measurement Methods 0.000 abstract description 8
- 230000002950 deficient Effects 0.000 abstract description 2
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は測定回路に係シ、特にデジタルＩＣの機能試験
装置に関する。
装置に関する。
従来、この種の測定回路は、単にパターン発生器と、デ
ジタル比較器とで構成され、パターン発生器から被測定
デバイスに制御信号を印加し、同時にこの被測定デバイ
スの出力と、パターン発生器の期待値とを比較していた
。
ジタル比較器とで構成され、パターン発生器から被測定
デバイスに制御信号を印加し、同時にこの被測定デバイ
スの出力と、パターン発生器の期待値とを比較していた
。
前述した従来の測定回路では、被測定デバイスへ制御信
号を印加する毎に期待値と比較する為、ゴパターンのテ
ストに必要な時間は、被測定デバイスの応当速度よりも
充分に長くする必要があり、被測定デバイスの最高動作
周波数を満足する試験ができない欠点がある。
号を印加する毎に期待値と比較する為、ゴパターンのテ
ストに必要な時間は、被測定デバイスの応当速度よりも
充分に長くする必要があり、被測定デバイスの最高動作
周波数を満足する試験ができない欠点がある。
本発明の目的は、前記欠点が解決され、−パターンのテ
ストに必要な時間を短縮し、高速で試験ができるように
した測定回路を提供することにある。
ストに必要な時間を短縮し、高速で試験ができるように
した測定回路を提供することにある。
本発明の測定回路の構成は、パターン発生器の出力の一
部をＦＩＦＯメモリの入力に接続し、前記ＦＩＦＯメモ
リの出力をデジタル比較器の一方の入力へ接続し、前記
パターン発生器の出力の他部が入力される被測定デバイ
スの出力を前記デジタル比較器の他方の入力へ接続した
ことを特徴とする。
部をＦＩＦＯメモリの入力に接続し、前記ＦＩＦＯメモ
リの出力をデジタル比較器の一方の入力へ接続し、前記
パターン発生器の出力の他部が入力される被測定デバイ
スの出力を前記デジタル比較器の他方の入力へ接続した
ことを特徴とする。
第１図は本発明の一実施例の測定回路の回路ブロック図
である。
である。
第１図に於て、本実施例の測定回路は、パターン発生器
１と、被測定デバイス２の出力を入力Ａに接続したデジ
タル比較器３と、ＦＩＦＯ（ｆｉ−ｒｓｔ −ｉｎ ｆ
ｉｒｓｔ−ｏｕｔ）メモリ４とを含み、構成される。こ
こで、パターン発生器ｌの出力の一部は、敬測定デバイ
ス２の制御に使用され、他部は期待値パターンを発生し
、ＦＩＦＯメモリ４に、期待値パターンデータを書き込
む。ＦＩＦＯメモ＋１４は、先に書き込まれたデータか
ら順に出力する。
１と、被測定デバイス２の出力を入力Ａに接続したデジ
タル比較器３と、ＦＩＦＯ（ｆｉ−ｒｓｔ −ｉｎ ｆ
ｉｒｓｔ−ｏｕｔ）メモリ４とを含み、構成される。こ
こで、パターン発生器ｌの出力の一部は、敬測定デバイ
ス２の制御に使用され、他部は期待値パターンを発生し
、ＦＩＦＯメモリ４に、期待値パターンデータを書き込
む。ＦＩＦＯメモ＋１４は、先に書き込まれたデータか
ら順に出力する。
デジタル比較器３は、被測定デバイス２の出力と、前述
のＦＩＦＯメモリ４出力とを比較し、２つの出力が等し
い間、ＦＩＦＯメモリ４へ、読み出し信号を発生する。
のＦＩＦＯメモリ４出力とを比較し、２つの出力が等し
い間、ＦＩＦＯメモリ４へ、読み出し信号を発生する。
本実施例では、パターン印加終了後、ＰＩＦＯメモリ４
にデータがある場合、不良と判定する。
にデータがある場合、不良と判定する。
第２図は第１図の測定回路の動作を示すタイミング図で
ある。
ある。
第２図に於て、信号ａｌ ｂ ｌ Ｃ１ｄ ｌ ｅｔ
ｆ １ｇは第１図の配線上の信号ａ、ｂ、ｃ、ｄ、ｅ。
ｆ １ｇは第１図の配線上の信号ａ、ｂ、ｃ、ｄ、ｅ。
ｆｌｇであり、信号ｇはＦＩＦＯメモリ４の曹き込みデ
ータ数である。まず、信号ａのパターン発生器１の出力
が被測定デバイス２に印加されると同時に、期待値デー
タｂをＦＩＦＯメモリ４に書き込む。信号ｅはｂ″Ｉ
Ｆ Ｏメモリ４の誓き込みストローブである。信号Ｃは
被測定デバイス２の出力信号であり、内部デイレイおよ
び立ち上り・立ち下り時間により、期待値信号すに比べ
て、１周期以上遅れることがある。
ータ数である。まず、信号ａのパターン発生器１の出力
が被測定デバイス２に印加されると同時に、期待値デー
タｂをＦＩＦＯメモリ４に書き込む。信号ｅはｂ″Ｉ
Ｆ Ｏメモリ４の誓き込みストローブである。信号Ｃは
被測定デバイス２の出力信号であり、内部デイレイおよ
び立ち上り・立ち下り時間により、期待値信号すに比べ
て、１周期以上遅れることがある。
信号ｄは、ｋ’ＩＦＯメモリ４の出力であり、デジタル
比較器３の出力信号ｆが）ｉ（扁）レベルの間、即ちＦ
’ＩＦ’Ｏメモリ４の出力信号ｄと被測定デバイス２の
出力信号Ｃとが等しい間、貯えられたデータを順次出力
する。信号ｇは、このＦＩＦＯメモリ４に貯えられたデ
ータ数を示す。
比較器３の出力信号ｆが）ｉ（扁）レベルの間、即ちＦ
’ＩＦ’Ｏメモリ４の出力信号ｄと被測定デバイス２の
出力信号Ｃとが等しい間、貯えられたデータを順次出力
する。信号ｇは、このＦＩＦＯメモリ４に貯えられたデ
ータ数を示す。
さて、試験開始から最初に期待値が変化する迄の期間１
．では、デジタル比較器３出力信号ｆがＨレベルのまま
であり、ＦＩＦＯメモリ４は書き込まれたデータを直ち
に出力する。
．では、デジタル比較器３出力信号ｆがＨレベルのまま
であり、ＦＩＦＯメモリ４は書き込まれたデータを直ち
に出力する。
次の期間ｔ２は、期待値波形に対し、被測定デバイス２
の応答の遅れにより、不一致になっている為、デジタル
比較器３の出力信号ｆがＬＯＷ（低）レベルになり、Ｆ
ＩＦＯメモリ４にデータが貯えられていく。
の応答の遅れにより、不一致になっている為、デジタル
比較器３の出力信号ｆがＬＯＷ（低）レベルになり、Ｆ
ＩＦＯメモリ４にデータが貯えられていく。
次の期間ｔ３は、被測定デバイス２が期待値と等しくな
っている為、ＦＩ−ＦＯメモリ４に貯えられた２つのパ
ターンデータは、期間ｔ３の先頭で読み出され、直ちに
空になり、その後は期間ｔｌと同様に書き込まれると直
ちに読み出されていく。
っている為、ＦＩ−ＦＯメモリ４に貯えられた２つのパ
ターンデータは、期間ｔ３の先頭で読み出され、直ちに
空になり、その後は期間ｔｌと同様に書き込まれると直
ちに読み出されていく。
期間ｔ４は、期間ｔ１と同様に、遅れによる不一致期間
であり、前半でＬＯＷレベルの期待値、後半でＨレベル
の期待値データがＢ’ Ｉ Ｆ Ｏメモリ４に貯えられ
、ＦＩＦＯメモリ４の出力は、ＬＯＷレベルに保たれる
◎ 期間ｔ５の先頭で、デバイス２の出力がＬＯＷレベルに
なり、ＦＩＦＯメモリ４出力と一致し、デジタル比較器
３の出力がＨレベルになり、ＦＩＦＯメモリ４に貯えら
れた期間ｔ４の後半で貯えられたデータを読み出し、再
び不一致状態になる。
であり、前半でＬＯＷレベルの期待値、後半でＨレベル
の期待値データがＢ’ Ｉ Ｆ Ｏメモリ４に貯えられ
、ＦＩＦＯメモリ４の出力は、ＬＯＷレベルに保たれる
◎ 期間ｔ５の先頭で、デバイス２の出力がＬＯＷレベルに
なり、ＦＩＦＯメモリ４出力と一致し、デジタル比較器
３の出力がＨレベルになり、ＦＩＦＯメモリ４に貯えら
れた期間ｔ４の後半で貯えられたデータを読み出し、再
び不一致状態になる。
従来の測定回路は、被測定デバイスに信号を加える毎に
デバイスの出力と期待値とを比較していた為、デバイス
の遅れ時間以上のテストレートで試験を行なう必要があ
るのに対し、本実施例は、デバイスの出力が数パターン
公達れる様な条件でも測定できる。
デバイスの出力と期待値とを比較していた為、デバイス
の遅れ時間以上のテストレートで試験を行なう必要があ
るのに対し、本実施例は、デバイスの出力が数パターン
公達れる様な条件でも測定できる。
以上説明したように、本発明は、パターン発生器の期待
値パターン出力にＦＩＦＯメモリを接続することにより
、被測定デバイスの出力遅れ時間より、高速で試験する
ことができる効果がある。
値パターン出力にＦＩＦＯメモリを接続することにより
、被測定デバイスの出力遅れ時間より、高速で試験する
ことができる効果がある。
第１図は本発明の一実施例の測定回路の回路ブロック図
、第２図は第１図に示す実施例のタイばング図である。 １・・・・・・パターン発生器、２・・・・・・被測定
デバイス、３・・・・・・デジタル比較器、４・・・・
・・ＦＩＦＯメモリ、ａ・−・・・・被測定デバイスの
入力信号、ｂ・・・・・・期待値パターン信号、Ｃ・・
・・・・被測定デバイスの出力信号、ｄ・・・・・・Ｆ
ＩＦＯメモリ出力信号、ｅ・・・・・・ＦＩＦＯメモリ
書き込みストローブ信号、ｆ・・・・・・デジタル比較
器出力信号、ｇ・・・・・・ＦＩＦＯメモリに貯えられ
たデータ数の信号。 代理人 弁理士 内 原 晋 茅
、第２図は第１図に示す実施例のタイばング図である。 １・・・・・・パターン発生器、２・・・・・・被測定
デバイス、３・・・・・・デジタル比較器、４・・・・
・・ＦＩＦＯメモリ、ａ・−・・・・被測定デバイスの
入力信号、ｂ・・・・・・期待値パターン信号、Ｃ・・
・・・・被測定デバイスの出力信号、ｄ・・・・・・Ｆ
ＩＦＯメモリ出力信号、ｅ・・・・・・ＦＩＦＯメモリ
書き込みストローブ信号、ｆ・・・・・・デジタル比較
器出力信号、ｇ・・・・・・ＦＩＦＯメモリに貯えられ
たデータ数の信号。 代理人 弁理士 内 原 晋 茅
Claims (1)
- パターン発生器の出力の一部をＦＩＦＯメモリの入力に
接続し、前記ＦＩＦＯメモリの出力をデジタル比較器の
一方の入力へ接続し、前記パターン発生器の出力の他部
が入力される被測定デバイスの出力を前記デジタル比較
器の他方の入力へ接続したことを特徴とする測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196697A JPH0245780A (ja) | 1988-08-05 | 1988-08-05 | 測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196697A JPH0245780A (ja) | 1988-08-05 | 1988-08-05 | 測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245780A true JPH0245780A (ja) | 1990-02-15 |
Family
ID=16362084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196697A Pending JPH0245780A (ja) | 1988-08-05 | 1988-08-05 | 測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245780A (ja) |
-
1988
- 1988-08-05 JP JP63196697A patent/JPH0245780A/ja active Pending
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