JPS6067869A - タイミング信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はタイミング信号発生器に係シ、さらに詳しくは
半導体試験装置等に好適なタイミング信号発生器に関す
るものである。

〔発明の背景〕

近年、ＩＣ，ＬＳＩ等の半導体素子は微細加工技術の進
歩によシ高集積化、高速化の一途をたどっている。その
ため、これらＩ　Ｃ、ＬＳＩを試験する半導体試験装置
においても、高速高精度試験を行なう必要がある。しか
し、従来の試験装置では、試験精度、特にタイミング精
度が低く、高速動作可能なＩ　Ｃ、ＬＳＩを高精度に試
験することが困難であった。

第１図はその試験装置の構成図を示したもので同図に従
ってその原因を説明する。同試験装置は、被試験素子９
に印加するテストパターン１２と被試験素子９の出力信
号の期待値パターン１３を発生するパターン発生器１と
、被試験素子９に印加する試験波形１８のタイミングを
制御するタイミング信号１４とパターン発生器１からの
期待値パターン１３と被試験素子９の出力信号１９とを
比較するタイミングを指示するストローブ信号１６を発
生するためのタイミング発生器２と、パターン信号発生
器１からのテストパターン１２とタイミング信号発生器
２からのタイミング信号１４によって被試験素子９に印
加するテスト信号１７に整形するための波形フォーマツ
タ４と、パターン発生器１からの期待値パターン１３と
被試験素子９の出力信号１９との比較をストローブ信号
１６によって行なうデジタルコンパレータ５と、そのコ
ンパレータ５の比較結果２１を記憶するフェイルメモリ
６と、波形フォーマツタの出力なるテスト信号１７を被
試験素子９の論理振幅に適合させるためのドライバ７と
、被試験素子９の出力信号１９を基準電圧と比較し、論
理「０」。

「１」の判定を行なうためのアナログコンパレータ８と
、タイミング発生器２のストローブ信号１５を遅延させ
る遅延素子３とによって構成されている。

第１図の構成による試験装置による被試験素子９の試験
は、以下のようにして試験する。１ず、タイミング信号
発生器２によって作成されたテスト周期信号１１によっ
て、パターン信号発生器２はテスト周期毎にテストパタ
ーン１２を作成し出力する。そのテストパターン１２は
、波形フォーマツタ４においてタイミング信号発生器２
からのタイミング信号１４によシ、波形フォーマツタ４
の伝ばん遅延時間（Ｔ４）を経過した後、テスト信号１
７を出力する。テスト信号１７はドライバ７によって被
試験素子９の論理振幅に変換され、試験波形１８がドラ
イバ７の伝ばん遅延時間（Ｔ７）の後、被試験素子９に
印加される。その試験波形１８により被試験素子９から
なんらかの応答が伝ばん遅延時間（Ｔ９）の後、出力波
形１９として現われる。この出力波形１９ハアナログコ
ンパレータ８によって、伝ばん遅延時間（Ｔ８）の後電
圧比較され、その出力美がデジタルコンパレータによっ
て、パターン発生器１からの期待値パターン１３と比較
され、良否利足が行なわれる。

この良否判定は被試験素子９の論理が正常であるかをテ
ストする試験と、仕様に定められた時間で動作するかを
調べる試験に分けることができる。

このうち後者の試験は被試験素子９の伝ばん遅延時間（
Ｔ９）を正確に測定することである。そのため、試験装
置の伝ばん遅延時間、すなわち波形フォーマツタ４の伝
ばん遅延時間（Ｔ４）　、ドライバ７の伝ばん遅延時間
（Ｔ７）％アナログコンパレータ８の伝ばん遅延時間（
Ｔ８）と、谷ユニット間の接続に用いられているケルプ
ルの伝ばん遅延時間（Ｔｃ）を加算した伝ばん遅延時間
ＴＲＴＤだけ、タイミング信号発生器２のストローブ信
号１５を遅延素子３によシ遅延させ、良否判定を行なう
タイミングを補正してデジタルコンパレータ５にょシ判
定を行なう。この遅延素子３の遅延時間は、数十乃至数
百ｎｓとなシ、試験装置の最高テスト周期の数倍乃至数
十倍の時間となる。

そのため、従来のタイミング信号発生器ではストローブ
信号を数サイクルから数十サイクルにまたがって遅延さ
せることができず、ストローブ信号をタイミング信号発
生器の外部で遅延させていた。

しかし、高精度に遅延させるためには、分布定数型のり
ジット同軸ケーブルを使用しなければならないが、それ
によると高価であるばがシでなく実装面積が増大し、そ
のため実用にならなかった。

また、安価かつ小型の集中定数型の遅延素子を用いるこ
とも考えられるが、遅延時間精度が低下するため、やは
シ高精度タイミング試験が困難となる欠点があった。

〔発明の目的〕

本発明の目的は、高速動作する被試験素子を高時間精度
で試験するためのタイミング信号発生器を提供すること
にある。

〔発明の概要〕

本発明によるタイミング信号発生器は、テスト周期信号
を一定時間遅らせて出力する遅延テスト周期信号発生手
段と、該遅延テ・スト周期信号に同期したクロック信号
を発生するクロック信号発生手段と、該クロック信号を
計数し、それを遅延する計数、遅延手段を設けてなシ、
タイミング信号を自タイミング信号発生器内で高精度に
遅延させて出力できるようにした点を特徴とする。

〔発明の実施例〕

以下、第２図〜第６図に従って本発明の一実施例を詳述
する。第２図はタイミング信号発生器の要部をブロック
図にて示したものであって、第３図のパルス波形（ａ）
で示すテスト周期信号１１と、そのテスト周期信号１１
を一定時間（ＴＲＴＤ）遅延し、第３図のパルス波形（
ｄ）で示す遅延テスト周期信号あを出力するレイトジェ
ネレータｎと、第３図のパルス波形（ｂ）で示すテスト
周期信号１１に同期したクロック信号路、遅延テスト周
期信号かに同期したクロック信号３１を出力するフェイ
ズクロンクンエネレータｎと、テスト周期信号１１また
は遅延テスト周期信号２６に同期したクロック信号２８
　、３１をカウントし、被試験素子に対して印加する第
３図（ｃ）に示す如きのテスト信号１４のタイミングお
よび第３図（ｆ）に示す如きの判定用ストローブ信号１
５を作成出力するフェイズジェネレータ２４ａ、２４ｂ
！Ｊ構成しである。

第２図に示すレイトジェネレータ乙の内部構成を第４図
に示し、動作と共に説明する。第４図において、第２図
と同一符号を付しであるものは同一のものを示し、同回
路゛はスタート信号３５の入力によシ起動される。図中
、３６はそのスタート信号３５が入力され、起動を制御
するスタート制御回路、３７は発振器、３７ａは発振素
子、羽は加算器で、レイトメモリ４０の出力とレジスタ
３９の出力を加算するためのものである。４０のレイト
メモリにはタイミング情報が書込んであρ、タイミング
選択信号１０によシアドレス指定がなされ、テスト周期
毎にテスト周期が変更される。４１はレイトメモリ４０
゜レジスタ３９の出力信号を入力とするカウンタ、４２
はＯＲ回路、４３はＯＲ回路４２の出力部に設けられｆ
ｃ　ディレィライン、４４はフーアースト争イン・ファ
ースト・アウトメモリ（ＦＩＦＯ）、４５はＯＲ回路、
４６はＦ　Ｉ　ＦＯ４，４の出力とディレィメモリ４８
の出力を入力どし、ディレィメモリ４８の出力を選択す
るときに作動するセレクタである。４７はカウンタ、４
９はディレィラインであって、テスト周期信号１１を一
定時間（ＴＲＴＤ）遅延し、その遅延時間（ＴＲＴＤ）
をディレィメモリ４８よシ読み出してカラ／り４７にロ
ードするための要素である。父はディレィ２イン４９の
出力部に設けたＯＲ回路、５１はセレクタ４６の出力と
レジスタ５２の出力を加算し、その加算結果をレジスタ
５２に出力している加算器である。

第４図の如き構成の回路動作を説明すると、まずスター
ト信号３５の入力によシ起動されるが、スタート制御回
路あけ最初にレジスタ３９　、５２をリセットし、ディ
レィメモリ４８の出力を選択するようにセレクタ４６を
制御する。次にＯＲ回路４２　、４５　。

ｊ印に発振器３７０１周期間に和尚するポジイティブパ
ルスを出力する。その結果、ＯＲ回路４２．ディレィラ
イン４３を介し、テスト周期信号１１が出力されると同
時に、カウンタ４１は今回のテスト周期情報をレイトメ
モリ４０よシ取シ込む。また、加算器アバ、レジスタ３
９とレイトメモリ４０の発振器３７の基本周期未満の設
定値を加算演算し、その結果がレジスタ３９に１テスト
周期間保持され、その値によってディレィライン４３の
遅延時間を制御する。

また、ＦＩＦＯ４４に今回のテスト周期情報、すなわち
レイトメモリ４０の出力が書き込まれる。

一方、カウンタ４７．ディレイライン４９ハチスト周期
信号１１を一定時間（ＴＲＴＤ）遅延した遅延テスト周
期信号を作成するため、遅延時間（ＴＲＴＤ）をディレ
ィメモリ４８よシ読み出し、セレクタ４６を介してカウ
ンタ４７にロードするとともに、加算器５１によってレ
ジスタ５２に保持されている値と加算演算を行なった値
をレジスタ５２に保持することによって、ディレィライ
ン４９の遅延時間を設定する。そのため、スタート制御
回路間によって作成されたテスト周期信号１１に対して
、ディレィメモリ４８の内容、すなわち遅延時間（ＴＲ
ＴＤ）遅れて、遅延テスト周期信号あが出力される。こ
の時点の以前にセレクタ４６ハ、スタート制御回路あに
よってＦＩ　ＦＯ４４の出力を選択しているため、レイ
トメモリ４０のタイミング情報がＦＩＦＯ４４を介して
カウンタ４７と加算器５１に入力される。そのため、以
後はテスト周期信号１１を遅延時間（ＴＲＴＤ）だけ遅
延した遅延テスト周期信号％が出力されることとなる。

なお、加算器３８　、５１とレジスタ３９．５２は、テ
スト周期信号１１と遅延テスト周期信号あの分解能を発
振器３７の基本周期以上に高めるためのものであ夛、発
振器３７の基本周期未満の設定値を前回の基本周期未満
の設定値、すなわちレジスタ３９　、５２に保持されて
いる値と加算演算した結果によってディレィライン４３
　、４９を設足し、加算結果が基本周期以上になつｆｃ
場合は、カウンタ４１　、４７によって１カウント余分
にカウントする。

また、タイミング選択信号ＩＯは、タイミング情報が書
き込まれているレイトメモリ４０のアドレスを指定し、
テスト周期毎にテスト周期を変更するだめのものである
。

また第５図は第２図に示す７エイズクロツクジエネレー
タ乙の構成を示したもので、テスト周期信号１１に同期
したクロック信号あと遅延テスト周期信号あに同期した
クロック信号３】を作成する点について説明する。

第５図中、第２図、第４図と同一符号を付しであるもの
は同一機能を有し、それぞれ、ディ１／イライン５３　
、　ＦＩＦＯ５４、ディレィライン５５．レジスタ５６
　、５７を構成要素としている。第５図に示す如きのフ
ェイズクロックジェネレータ２３は、発振器３７の基本
クロック信号あをディレィライン５３　、５４によって
遅延させ、テスト周期信号１１に同期したクロック信号
路と遅延テスト周期信号２６に同期したクロック信号３
１を作成するものである。ディレィジイン５３はテスト
周期信号１１を遅延するディレィライン４３の設定値を
保持するレジスタ３９の値をレジスタ５６で再度保持し
た値で設定する。一方、ディレィライン５５は遅延テス
ト周期信号局を遅延するディレィライン４９の設定値を
保持するレジスタ５２の値をレジスタ５７で再度保持し
た値で設定する。

そのため、発振器３７の基本タロツク信号はディレイク
イン５３　、５５によって遅延されテスト周期信号１１
に同期したクロック信号路と、遅延テスト周期信号２６
に同期したクロック信号３１が作成される。

ＰＩＦＯ５４はタイミング選択信号１０を時間ＴＲＴＤ
だけ遅延ｌ、、第２図の７エイズジエネシータ２４ｂに
供給するためのものである。テスト周期信号１１によっ
てタイミング選択信号１０を書き込み、遅延テスト周期
信号２６によってＦＩＦＯ５４から読みだし、フェイズ
ジェネレータ２４ｂを時間ＴＲＴＤだけ遅らせて制御す
る。

次に、上述のようにして作成したテスト周期信号１１　
’、　２６をさらに計数し、タイミング信号１４．スト
ローフ信号１５を作成するフェイズジェネレータ２４ａ
、２４ｂを第６図を用いて説明する。第６図に示スよう
にフェイズジェネレータ２４ａ、２４ｂは同一構成であ
るので一構成のみ示しである。同図に示すように、タイ
ミング情報が書き込まれているフェイズメモリ５８と、
フェイズクロックジェネレータ乙よりのクロック信号路
、３１を引数するカウンタ５９と、遅延時間制御可能な
ディレィジイン６０とにより構成される。

フェイズジェネレータＵはタイミング選択信号３０　（
３３）によってタイミング情報が７エイズメモリ５８よ
シ読み出され、テスト周期信号２９（又は遅延テスト周
期信号３２）によってカウンタ５９にロードされる。カ
ウンタ５９はクロック信号２８　（３１）で設定された
値を計数した後、カウントアンプ出力信号６１を出力し
、あらかじめ遅延量が設定されたディレィライン６０を
介して、タイミング信号１４（ストローブ信号１５）を
出力する。同実施例ではフェイズジェネレータを２組で
説明したが、フェイズジェネレータが３組以上でも同様
の作用効果を奏するものである。

〔発明の効果〕

上述の実施例からも明らかなように本発明によるタイミ
ング発生器は、テスト周期信号と一定時間遅れたテスト
周期信号と、その各々の周期信号に同期したクロック信
号を作成し、そのクロック信号を計数、遅延するもので
あるから、タイミング信号と一定時間遅れたストローブ
信号を同時に、しかも高ｎＫに作成することができ、高
速動作する半導体素子等を試験するためのタイミング信
号発生器として最適といえる。

【図面の簡単な説明】

第１図は半導体動作試験装置の全体的構成図、第２図は
本発明の一実施例を示すタイミング信号発生器のブロッ
ク構成図、第３図は第２図の回路ブロックの動作説明す
るためのタイムチャート、第４図〜第６図は第２図に示
す各部の具体的な回路構成図である。 ２・・・タイミング信号発生器、ｎ・・・レイトジェネ
レータ、ｎ・・・フェイズクロックジェネレータ、屓ａ
　、２４ｂ・・・フェイズジェネレータ。 代理人　弁理士　秋　本　正　実 第１図 ３５　第２図 第５μ ５６ 第６因 ８

Claims (1)

【特許請求の範囲】
1. テスト周期信号を一定時間遅らせて出力する遅延テスト
   周期信号発生手段と、該遅延テスト周期信号発生手段か
   らの出力信号に同期したクロック信号を出力するクロッ
   ク信号発生手段と、該クロック信号を計数し、それを遅
   延する計数、遅延手段を備えて成るタイミング信号発生
   器。