JPH0246015A - 単安定マルチバイブレータ回路 - Google Patents
単安定マルチバイブレータ回路Info
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- JPH0246015A JPH0246015A JP63196475A JP19647588A JPH0246015A JP H0246015 A JPH0246015 A JP H0246015A JP 63196475 A JP63196475 A JP 63196475A JP 19647588 A JP19647588 A JP 19647588A JP H0246015 A JPH0246015 A JP H0246015A
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- 239000003990 capacitor Substances 0.000 claims description 26
- 238000007599 discharging Methods 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0232—Monostable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皇１ユニ五皿分！
本発明は、単安定マルチバイブレータ回路に関する。よ
り詳細には、本発明は、抵抗と容量とによる時定数に基
づいて決定される所定のパルス幅を発生する単安定マル
チバイブレータ回路の新規な構成に関するものである。
り詳細には、本発明は、抵抗と容量とによる時定数に基
づいて決定される所定のパルス幅を発生する単安定マル
チバイブレータ回路の新規な構成に関するものである。
従来の技術
デジタル集積回路における単安定マルチバイブレータ回
路は、使用できる素子の種類及び特性の制限から主とし
て論理回路的手法によって設計されることが−船釣であ
る。
路は、使用できる素子の種類及び特性の制限から主とし
て論理回路的手法によって設計されることが−船釣であ
る。
第４図は、そのような従来の単安定マルチバイブレータ
回路の典型的な構成例を示す図である。
回路の典型的な構成例を示す図である。
第４図に示す回路は、ＩＪ ） ’Ｊガ機能付単安定マ
ルチバイブレータ回路の基本的な構成を示す図である。
ルチバイブレータ回路の基本的な構成を示す図である。
この回路では、まず入力端子ＩＮにトリガが入力される
と、フリップフロップ１１の反転出力口が“Ｈ”から“
Ｌ”になり、出力端子ＯＵＴにおける出力波形が開始さ
れる。
と、フリップフロップ１１の反転出力口が“Ｈ”から“
Ｌ”になり、出力端子ＯＵＴにおける出力波形が開始さ
れる。
この時同時に、フリップフロップ１１の他方の出力Ｑは
′Ｌ”から“Ｈ”へと変化する。一方、初期状態におい
て２入力ＮＡＮＤゲート１４の一方の入力１４ａはＨ”
とされており、フリップフロップ１１の出力Ｑの反転に
よりＮＡＮＤゲート１４は２入力共“Ｈ”となり“Ｌ”
を出力する。
′Ｌ”から“Ｈ”へと変化する。一方、初期状態におい
て２入力ＮＡＮＤゲート１４の一方の入力１４ａはＨ”
とされており、フリップフロップ１１の出力Ｑの反転に
よりＮＡＮＤゲート１４は２入力共“Ｈ”となり“Ｌ”
を出力する。
従って、オーブンコレクタ（或いはオープンドレイン）
１５は高インピーダンス状態となって抵抗ＲＥＸＴによ
って容量ＣＥＸＴの充電が開始される。
１５は高インピーダンス状態となって抵抗ＲＥＸＴによ
って容量ＣＥＸＴの充電が開始される。
容量ＣＥＸＴと抵抗ＲＥＸＴとに基づく時定数で決定さ
れる時間が経過すると、節点Ａの電位がゲート１６の閾
値電圧を上回り、フリップフロップ１１のリセット入力
には“Ｌ”が入力される。従って、フリップフロップ１
１の反転出力口は“Ｌ”から“Ｈ“へ反転して出力波形
が終了する。
れる時間が経過すると、節点Ａの電位がゲート１６の閾
値電圧を上回り、フリップフロップ１１のリセット入力
には“Ｌ”が入力される。従って、フリップフロップ１
１の反転出力口は“Ｌ”から“Ｈ“へ反転して出力波形
が終了する。
この時同時に、フリップフロップ１１の正出力Ｑも”Ｈ
”から“Ｌ′”へ反転するので容量ＣＥＸＴに充電され
た電荷は再び放電され、Ａ点の電位は略接地電位となる
。そこでフリップフロップ１１のリセット入力Ｒを“Ｈ
”として初期状態へ戻る。
”から“Ｌ′”へ反転するので容量ＣＥＸＴに充電され
た電荷は再び放電され、Ａ点の電位は略接地電位となる
。そこでフリップフロップ１１のリセット入力Ｒを“Ｈ
”として初期状態へ戻る。
また、容量ＣＥＸＴへの充電中に、更に入力端子ＩＮに
トリガが入力されると、以下のような動作によってパル
スの延長を行う。
トリガが入力されると、以下のような動作によってパル
スの延長を行う。
即ち、容量ＣＥＸＴの充電中は、３入力Ｎ Ａ ＮＤア
ゲート３０入力はそれぞれ、 となっている。ここでリトリガ入力が加わると第１入力
３ａが“Ｈ”となるので３入力ＮＡＮＤゲート１３は′
Ｌ”を出力し、その結果オーブンコレクタ （或いはオ
ーブトレイン）１５は“Ｌ”となる。
ゲート３０入力はそれぞれ、 となっている。ここでリトリガ入力が加わると第１入力
３ａが“Ｈ”となるので３入力ＮＡＮＤゲート１３は′
Ｌ”を出力し、その結果オーブンコレクタ （或いはオ
ーブトレイン）１５は“Ｌ”となる。
従って、容量ＣＥＸＴに途中まで充電された電荷は放電
される。
される。
次に、デイレイゲート１２においてΔｔだけ遅れて３入
力Ｎ Ａ Ｎ Ｄゲート１３の第２入力１３ｂがＩＩ
Ｌ、 １１となり、３入力ＮＡＮＤゲート１３の出力が
“Ｌ′″に変化する。従って、オーブンコレクタ（或い
はオープンドレイン）５の出力は再び高インピーダンス
状態となり、再充電が開始される。
力Ｎ Ａ Ｎ Ｄゲート１３の第２入力１３ｂがＩＩ
Ｌ、 １１となり、３入力ＮＡＮＤゲート１３の出力が
“Ｌ′″に変化する。従って、オーブンコレクタ（或い
はオープンドレイン）５の出力は再び高インピーダンス
状態となり、再充電が開始される。
尚、入力端子のＩＪ ） ＩＪガが元へ（“Ｈ”へ）戻
ると、３入力ＮＡＮＤゲート１３の第１入力１３ａは第
２入力１３ｂよりもΔｔだけ先に“Ｌ”となるので、３
入力ＮＡＮＤゲート１３の出力を“Ｈ″に固定する。
ると、３入力ＮＡＮＤゲート１３の第１入力１３ａは第
２入力１３ｂよりもΔｔだけ先に“Ｌ”となるので、３
入力ＮＡＮＤゲート１３の出力を“Ｈ″に固定する。
このように、従来の単安定マルチバイブレータ回路は、
論理回路的手法で構成されていた。
論理回路的手法で構成されていた。
発明が解決しようとする課題
上述したような従来の単安定マルチバイブレータ回路に
は、以下のような問題点があった。
は、以下のような問題点があった。
まず、容量ＣＥＸＴ既にに充電された電荷をリトリガ入
力の際に放電する際の放電時間は、デイレイゲート１２
によって決定されるが、容量ＣＥＸＴが大きい場合には
放電に長い時間が必要なのでデイレイゲート１２の遅れ
時間Δｔを変化させる必要があった。
力の際に放電する際の放電時間は、デイレイゲート１２
によって決定されるが、容量ＣＥＸＴが大きい場合には
放電に長い時間が必要なのでデイレイゲート１２の遅れ
時間Δｔを変化させる必要があった。
また、一連の初期化動作の最中にトリガが入力されると
、例えば容量ＣＥＸＴの放電が充分行われないうちに充
電が開始され、出力パルス幅が変動する等の不具合が発
生する場合がある。
、例えば容量ＣＥＸＴの放電が充分行われないうちに充
電が開始され、出力パルス幅が変動する等の不具合が発
生する場合がある。
従って、従来の単安定マルチバイブレータ回路は、実際
には、これらの問題を配慮して、容量ＣＥＸＴの設定可
能な最大値に制限を受けるという使用上の制限があった
。
には、これらの問題を配慮して、容量ＣＥＸＴの設定可
能な最大値に制限を受けるという使用上の制限があった
。
そこで、本発明の目的は、上記従来技術の問題点を解決
し、デイレイゲートを使用することなくリトリガ機能を
構成すると共に、出力波形終了前後の誤動作をなくし、
使用上の制限を大幅に緩和した新規な単安定マルチバイ
ブレータ回路を提供することにある。
し、デイレイゲートを使用することなくリトリガ機能を
構成すると共に、出力波形終了前後の誤動作をなくし、
使用上の制限を大幅に緩和した新規な単安定マルチバイ
ブレータ回路を提供することにある。
課題を解決するための手段
即ち、本発明に従い、第１並びに第２のパルス発生器と
、第１並びに第２のフリップフロップと、電源と接地と
の間に直列接続された抵抗と容量とを含む時定数回路と
、前記容量に蓄積された電荷を放電する放電回路と、該
放電回路の出力に入力を接続したシュミット回路および
第１のゲート回路と、該第１パルス発生器の出力と該第
２のフリップフロップの出力とを入力とするＡＮＤゲー
ト回路と、を備えた単安定マルチバイブレータ回路であ
って、前記第１フリップフロップは、リセット入力が前
記第１パルス発生器の出力に、セット入力が前記第１の
ゲート回路の出力に、出力が前記放電回路の入力に、各
々接続されており、前記第２フリップフロップは、セッ
ト入力が該ＡＮＤゲートの出力に、リセット入力が前記
第２パルス発生器を介して該シュミット回路の出力にそ
れぞれ接続されており、前記第１パルス発生器の入力を
回路全体の入力端子とし、該第２のフリップフロップの
出力を出力端子としたことを特徴とする単安定マルチバ
イブレータ回路が提供される。
、第１並びに第２のフリップフロップと、電源と接地と
の間に直列接続された抵抗と容量とを含む時定数回路と
、前記容量に蓄積された電荷を放電する放電回路と、該
放電回路の出力に入力を接続したシュミット回路および
第１のゲート回路と、該第１パルス発生器の出力と該第
２のフリップフロップの出力とを入力とするＡＮＤゲー
ト回路と、を備えた単安定マルチバイブレータ回路であ
って、前記第１フリップフロップは、リセット入力が前
記第１パルス発生器の出力に、セット入力が前記第１の
ゲート回路の出力に、出力が前記放電回路の入力に、各
々接続されており、前記第２フリップフロップは、セッ
ト入力が該ＡＮＤゲートの出力に、リセット入力が前記
第２パルス発生器を介して該シュミット回路の出力にそ
れぞれ接続されており、前記第１パルス発生器の入力を
回路全体の入力端子とし、該第２のフリップフロップの
出力を出力端子としたことを特徴とする単安定マルチバ
イブレータ回路が提供される。
作用
前述した従来例に対し、本発明に係る単安定マルチバイ
ブレータは、デイレイゲートを用いずにリトリガ機能を
構成する共にに、出力波形終了前後の誤動作をなくして
使用上の制限を大幅に緩和している。
ブレータは、デイレイゲートを用いずにリトリガ機能を
構成する共にに、出力波形終了前後の誤動作をなくして
使用上の制限を大幅に緩和している。
尚、本発明の一実施態様に従えば、前記第１及び第２の
フリップフロップのセット及びリセット入力において、
セット側入力のが該フリップフロップの出力を優先的に
決定するように構成する。
フリップフロップのセット及びリセット入力において、
セット側入力のが該フリップフロップの出力を優先的に
決定するように構成する。
また、本発明の他の実施態様に従えば、前記第１のゲー
ト回路の閾値電圧が、前記シュミット回路の高レベルか
ら低レベルへの第１の閾値電圧及び低レベルから高レベ
ルへの第２の閾値電圧の何れよりも接地側に近く設定す
る。
ト回路の閾値電圧が、前記シュミット回路の高レベルか
ら低レベルへの第１の閾値電圧及び低レベルから高レベ
ルへの第２の閾値電圧の何れよりも接地側に近く設定す
る。
以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例
第１図、本発明に従って構成された単安定マルチバイブ
レータの基本的な構成を示す図である。
レータの基本的な構成を示す図である。
この回路は、第１並びに第２のパルス発生器１．２と、
第１並びに第２のフリップフロップ３．４と、電源と接
地との間に直列接続された抵抗ＲＥ×Ｔと容量ＣＥＸＴ
とを含む時定数回路と、容量ＣＥＸＴに蓄積された電荷
を放電する放電回路５と、放電回路５の出力に入力を接
続したシュミット回路７および第１ゲート回路６と、第
１パルス発生器１の出力と第２フリップフロップ４の出
力とを入力とするＡＮＤゲート回路８とから主に構成さ
れている。
第１並びに第２のフリップフロップ３．４と、電源と接
地との間に直列接続された抵抗ＲＥ×Ｔと容量ＣＥＸＴ
とを含む時定数回路と、容量ＣＥＸＴに蓄積された電荷
を放電する放電回路５と、放電回路５の出力に入力を接
続したシュミット回路７および第１ゲート回路６と、第
１パルス発生器１の出力と第２フリップフロップ４の出
力とを入力とするＡＮＤゲート回路８とから主に構成さ
れている。
ここで、第１フリップフロップ３は、リセット入力が第
１パルス発生器１の出力に、セット入力が第１のゲート
回路６の出力に、出力が放電回路５０入力に、各々接続
されている。また、第２フリップフロップ４は、セット
入力がＡＮＤゲート８の出力に、リセット入力が第２パ
ルス発生器２を介してシュミット回路７の出力にそれぞ
れ接続されている。尚、この回路全体の入力端子は、第
１パルス発生器１の入力であり、出力端子は第２のフリ
ップフロップ４の出力である。
１パルス発生器１の出力に、セット入力が第１のゲート
回路６の出力に、出力が放電回路５０入力に、各々接続
されている。また、第２フリップフロップ４は、セット
入力がＡＮＤゲート８の出力に、リセット入力が第２パ
ルス発生器２を介してシュミット回路７の出力にそれぞ
れ接続されている。尚、この回路全体の入力端子は、第
１パルス発生器１の入力であり、出力端子は第２のフリ
ップフロップ４の出力である。
このように構成された単安定マルチバイブレータ回路は
、以下のように動作する。尚、第２図は、第１図に示し
た回路の動作を説明するタイミングチャートであり、各
波形の左に記載された符合は第１図中の各節点に対応し
ている。
、以下のように動作する。尚、第２図は、第１図に示し
た回路の動作を説明するタイミングチャートであり、各
波形の左に記載された符合は第１図中の各節点に対応し
ている。
まず、第２図の波形［：ＩＮ］に２１として示すように
、入力端子ＩＮからパルス発生器１にトリガが入力され
ると、フリップフロップ３のリセット入力Ｒ及びフリッ
プフロップ４のセット入力Ｓにパルスが入力される。
、入力端子ＩＮからパルス発生器１にトリガが入力され
ると、フリップフロップ３のリセット入力Ｒ及びフリッ
プフロップ４のセット入力Ｓにパルスが入力される。
ここで、フリップフロップ３の正出力Ｑおよびフリップ
フロップ４の反転出力互は共に“Ｌ”に変化するが、２
入力ＡＮＤゲート８はフリップフロッゾ４の反転出力ζ
が初期状態で“Ｈ”に設定されているので開いている。
フロップ４の反転出力互は共に“Ｌ”に変化するが、２
入力ＡＮＤゲート８はフリップフロッゾ４の反転出力ζ
が初期状態で“Ｈ”に設定されているので開いている。
フリップフロップ４の反転出力口が“Ｌ″になると、こ
れに接続されている出力端子ＯＵＴも“Ｌ”となり、第
２図〔ＯＵＴ）に示すように、出力波形が開始される。
れに接続されている出力端子ＯＵＴも“Ｌ”となり、第
２図〔ＯＵＴ）に示すように、出力波形が開始される。
また、この時、フリップフロップ３の正出力Ｑが“Ｌ″
となっているので、第２図〔Ｂ〕に２３として示すよう
に、容量ＣＥＸＴの放電が行われる。
となっているので、第２図〔Ｂ〕に２３として示すよう
に、容量ＣＥＸＴの放電が行われる。
容量ＣＥＸＴの放電が完了すると、闇値電圧Ｖ７旧をも
つゲート６の出力はフリップフロップ３のセット入力Ｓ
に“Ｈ”を入力し、フリップフロップ３の正出力Ｑを“
Ｈ”に、即ちオーブンコレクタ（或いはオーブンドレイ
ン）５を高インビーダン°ス状態とする。かくして、抵
抗ＲＥＸＴを介して容量ＣＥＸＴに対する充電が開始さ
れる。
つゲート６の出力はフリップフロップ３のセット入力Ｓ
に“Ｈ”を入力し、フリップフロップ３の正出力Ｑを“
Ｈ”に、即ちオーブンコレクタ（或いはオーブンドレイ
ン）５を高インビーダン°ス状態とする。かくして、抵
抗ＲＥＸＴを介して容量ＣＥＸＴに対する充電が開始さ
れる。
尚、ここでゲート６の閾値電圧Ｖ７Ｈ１は、シュミット
回路７の“Ｈ”から“Ｌ″あるいは“Ｌ”から“Ｈ”へ
の闇値電圧のいずれよりも低（、且つ接地電位近傍であ
り、これによって容量ＣＥＸＴの放電完了がモニタされ
る。
回路７の“Ｈ”から“Ｌ″あるいは“Ｌ”から“Ｈ”へ
の闇値電圧のいずれよりも低（、且つ接地電位近傍であ
り、これによって容量ＣＥＸＴの放電完了がモニタされ
る。
抵抗ＲＥｘＴによる充電でＢ点の電位が上昇して低閾値
電圧ゲート６の閾値を上回ると、第２図［Ｂ］および〔
Ｃ〕に示すように、ゲート６の出力は′Ｈ”から“Ｌ”
へ反転してフリップフロップ３０セツト入力Ｓに“Ｌ”
を入力し、ＩＪ ） ＩＪガ待ちとなる。
電圧ゲート６の閾値を上回ると、第２図［Ｂ］および〔
Ｃ〕に示すように、ゲート６の出力は′Ｈ”から“Ｌ”
へ反転してフリップフロップ３０セツト入力Ｓに“Ｌ”
を入力し、ＩＪ ） ＩＪガ待ちとなる。
ＣＥＸＴ −ＲＥＸＴの時定数で決定される時間の後、
Ｂ点の電位がシュミット回路７のＬ″から“Ｈ”への閾
値電圧ＶＴ）＋２を上回ると、第２図〔Ｄ〕および（Ｏ
ＵＴ）に２５として示すように、パルス発生器２にトリ
ガがかかり、フリップフロップのリセット入力Ｒにパル
スが入力されてフリップフロップ４の反転出力頁が“Ｌ
”から“Ｈ”へ反転する。従って、出力端子ＯＵＴの波
形が終了する。
Ｂ点の電位がシュミット回路７のＬ″から“Ｈ”への閾
値電圧ＶＴ）＋２を上回ると、第２図〔Ｄ〕および（Ｏ
ＵＴ）に２５として示すように、パルス発生器２にトリ
ガがかかり、フリップフロップのリセット入力Ｒにパル
スが入力されてフリップフロップ４の反転出力頁が“Ｌ
”から“Ｈ”へ反転する。従って、出力端子ＯＵＴの波
形が終了する。
尚、この回路のフリップフロップ３および４は、セット
入力Ｓおよびリセット入力Ｒに同時に入力があった場合
、セット入力Ｓを優先するように設定されており、誤動
作やスパイク状のノイズは無い。
入力Ｓおよびリセット入力Ｒに同時に入力があった場合
、セット入力Ｓを優先するように設定されており、誤動
作やスパイク状のノイズは無い。
また、フリップフロップ４においては、セット入力Ｓへ
の入力による反転出力頁が“Ｈ”から“Ｌ”へ変化する
ことによって２入力Ａ Ｎ Ｄゲート８が閉じるので、
次にリセット入力Ｒへの入力があるまでセット入力Ｓへ
の入力を受は付けず、誤作動が有効に防止される。
の入力による反転出力頁が“Ｈ”から“Ｌ”へ変化する
ことによって２入力Ａ Ｎ Ｄゲート８が閉じるので、
次にリセット入力Ｒへの入力があるまでセット入力Ｓへ
の入力を受は付けず、誤作動が有効に防止される。
尚、第１図に示した回路において、第２図に示す入力波
形ＩＮに現れる２６のように、容１１ｃＥＸＴ充電中に
リトリガが入力されると、フリップフロップ３の正出力
Ｑが“Ｌ”なる事により、第２図の波形已における２７
に示すように、容量ＣＥＸＴの放電が行われる。
形ＩＮに現れる２６のように、容１１ｃＥＸＴ充電中に
リトリガが入力されると、フリップフロップ３の正出力
Ｑが“Ｌ”なる事により、第２図の波形已における２７
に示すように、容量ＣＥＸＴの放電が行われる。
ここで、放電動作は前述の通りであるが、低閾値電圧ゲ
ート６によって放電完了をモニタしているのでゲート６
の閾値電圧Ｖ７Ｈ１を下回るまで、即ち実質的な接地電
位まで充分に放電される。
ート６によって放電完了をモニタしているのでゲート６
の閾値電圧Ｖ７Ｈ１を下回るまで、即ち実質的な接地電
位まで充分に放電される。
尚、放電完了後は、その時刻から再び通常動作と同様な
充電が開始され、結局、第２図に２８として示すパルス
が発生するまで、新たに期間ｔｗだけ波形が延長される
。
充電が開始され、結局、第２図に２８として示すパルス
が発生するまで、新たに期間ｔｗだけ波形が延長される
。
これら一連の動作において入力されるトリガ及び充電完
了のトリガは、すべてパルス発生器１又は２を介して出
力波形を制御するフリップフロップ４に入力される。
了のトリガは、すべてパルス発生器１又は２を介して出
力波形を制御するフリップフロップ４に入力される。
また、低閾値電圧ゲート６によって容量ＣＥｘＴの放電
完了がモニタされているため、容ｆｆ１ｃＥ×Ｔの値に
よる放電時間の考慮は不要となる。
完了がモニタされているため、容ｆｆ１ｃＥ×Ｔの値に
よる放電時間の考慮は不要となる。
第３図は、上述のような回路において有利に使用するこ
とのできるパルス発生器の基本的な構成を示す図である
。
とのできるパルス発生器の基本的な構成を示す図である
。
このパルス発生器は入力されるトリガの立上りによって
パルスを発生するので、いかなるトリガ入力波形に対し
ても確実な動作を行う事ができる。
パルスを発生するので、いかなるトリガ入力波形に対し
ても確実な動作を行う事ができる。
発明の詳細
な説明したように、本発明る係る単安定マルチバイブレ
ータ回路では、出力波形を制御するフリップフロップに
対する入力を全てパルス発生器を介して行うので、入力
トリガ波形に対する制限がない。
ータ回路では、出力波形を制御するフリップフロップに
対する入力を全てパルス発生器を介して行うので、入力
トリガ波形に対する制限がない。
また、外部接続された容量の放電は、接地電位近傍の闇
値電圧をもったゲートによってモニタされているので、
容量の放電時間の大小によらず動作が安定している。
値電圧をもったゲートによってモニタされているので、
容量の放電時間の大小によらず動作が安定している。
第１図は、本発明に係る単安定マルチバイブレータ回路
の構成例を示す図であり、 第２図は、第１図に示した回路の動作を説明するタイミ
ングチャートであり、 第３図は、第１図に示した回路において使用することの
できるパルス発生器の構成例を示す図であり、 第４図は、従来の単安定マルチバイブレータ回路の構成
を示す図である。 ７ ・ ・ ・ ・ ８ ・ ・ ・ ・ １１・ ・ ・ ・ １２・ ・ ・ ・ １３・ ・ ・ ・ １４・ ・ ・ ・ １５・ ・ ・ ・ ＩＮ ・ ・ ・ ＲＥＸＴ ・ ＣＥＸＴ ・ シュミット回路、 ２入力ＡＮＤゲート、 セット・リセットフリップフロップ、 デイレイパス、 ３入力ＮＡＮＤゲート、 ２入力ＮＡＮＤゲート、 放電回路、１６・・・シュミット回路、・入力端子、σ
ＵＴ・・・出力端子、 ・外部接続された抵抗、 ・外部接続された容量
の構成例を示す図であり、 第２図は、第１図に示した回路の動作を説明するタイミ
ングチャートであり、 第３図は、第１図に示した回路において使用することの
できるパルス発生器の構成例を示す図であり、 第４図は、従来の単安定マルチバイブレータ回路の構成
を示す図である。 ７ ・ ・ ・ ・ ８ ・ ・ ・ ・ １１・ ・ ・ ・ １２・ ・ ・ ・ １３・ ・ ・ ・ １４・ ・ ・ ・ １５・ ・ ・ ・ ＩＮ ・ ・ ・ ＲＥＸＴ ・ ＣＥＸＴ ・ シュミット回路、 ２入力ＡＮＤゲート、 セット・リセットフリップフロップ、 デイレイパス、 ３入力ＮＡＮＤゲート、 ２入力ＮＡＮＤゲート、 放電回路、１６・・・シュミット回路、・入力端子、σ
ＵＴ・・・出力端子、 ・外部接続された抵抗、 ・外部接続された容量
Claims (1)
- 【特許請求の範囲】 第１並びに第２のパルス発生器と、第１並びに第２のフ
リップフロップと、電源と接地との間に直列接続された
抵抗と容量とを含む時定数回路と、前記容量に蓄積され
た電荷を放電する放電回路と、該放電回路の出力に入力
を接続したシュミット回路および第１のゲート回路と、
該第１パルス発生器の出力と該第２のフリップフロップ
の出力とを入力とするＡＮＤゲート回路と、を備えた単
安定マルチバイブレータ回路であって、 前記第１フリップフロップは、リセット入力が前記第１
パルス発生器の出力に、セット入力が前記第１のゲート
回路の出力に、出力が前記放電回路の入力に、各々接続
されており、 前記第２フリップフロップは、セット入力が該ＡＮＤゲ
ートの出力に、リセット入力が前記第２パルス発生器を
介して該シュミット回路の出力にそれぞれ接続されてお
り、 前記第１パルス発生器の入力を回路全体の入力端子とし
、該第２のフリップフロップの出力を出力端子としたこ
とを特徴とする単安定マルチバイブレータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196475A JPH0246015A (ja) | 1988-08-06 | 1988-08-06 | 単安定マルチバイブレータ回路 |
| US07/390,998 US4965465A (en) | 1988-08-06 | 1989-08-07 | Monostable multivibrator capable of generating a predetermined width of pulse without using a delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196475A JPH0246015A (ja) | 1988-08-06 | 1988-08-06 | 単安定マルチバイブレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246015A true JPH0246015A (ja) | 1990-02-15 |
Family
ID=16358419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196475A Pending JPH0246015A (ja) | 1988-08-06 | 1988-08-06 | 単安定マルチバイブレータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4965465A (ja) |
| JP (1) | JPH0246015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092271A (ja) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | 遅延回路 |
Families Citing this family (13)
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| US5008563A (en) * | 1989-09-05 | 1991-04-16 | Eastman Kodak Company | Adjustable clock generator circuit |
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| US5083049A (en) * | 1991-05-10 | 1992-01-21 | Ast Research, Inc. | Asynchronous circuit with edge-triggered inputs |
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| US6163550A (en) * | 1997-11-17 | 2000-12-19 | Qlogic Corporation | State dependent synchronization circuit which synchronizes leading and trailing edges of asynchronous input pulses |
| US6055285A (en) * | 1997-11-17 | 2000-04-25 | Qlogic Corporation | Synchronization circuit for transferring pointer between two asynchronous circuits |
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| CN100495915C (zh) * | 2006-12-28 | 2009-06-03 | 北京时代民芯科技有限公司 | 一种cmos单稳态电路 |
| DE102008060663A1 (de) * | 2008-12-08 | 2010-06-10 | KROHNE Meßtechnik GmbH & Co. KG | Schaltungsanordnung zur Erzeugung kurzer elektrischer Impulse |
| CN102664606A (zh) * | 2012-05-23 | 2012-09-12 | 赵涛 | 一种脉冲发生器 |
| PL235197B1 (pl) * | 2017-12-14 | 2020-06-01 | E Fun Spolka Z Ograniczona Odpowiedzialnoscia | Sposób sterowania ponownym uruchomieniem systemu komputerowego |
Family Cites Families (3)
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| US4262222A (en) * | 1978-12-11 | 1981-04-14 | Honeywell Inc. | Interruptable signal generator |
| US4425514A (en) * | 1981-11-10 | 1984-01-10 | Rca Corporation | Fixed pulse width, fast recovery one-shot pulse generator |
-
1988
- 1988-08-06 JP JP63196475A patent/JPH0246015A/ja active Pending
-
1989
- 1989-08-07 US US07/390,998 patent/US4965465A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092271A (ja) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4965465A (en) | 1990-10-23 |
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