JPH0220019B2 - - Google Patents
Info
- Publication number
- JPH0220019B2 JPH0220019B2 JP56200256A JP20025681A JPH0220019B2 JP H0220019 B2 JPH0220019 B2 JP H0220019B2 JP 56200256 A JP56200256 A JP 56200256A JP 20025681 A JP20025681 A JP 20025681A JP H0220019 B2 JPH0220019 B2 JP H0220019B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- transistor
- voltage
- transistors
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明は、２相MOS技術を用いる論理回路で
あつて、各論理素子が１つのMOS感知トランジ
スタと、複数のMOSトランジスタを直列に配置
したもの（以下これを「MOSトランジスタの直
列配置」と云い、さらに略して「直列回路」とも
云う）とを含んで成る論理素子を多数有し、ま
た、上記MOSトランジスタの直列配置に、処理
すべき信号を与えるための第１手段と、上記
MOS感知トランジスタに、感知クロツク信号を
与えるための第２手段と、上記MOSトランジス
タの直列配置の各々の一方の端に、基準電位を与
えるための第３手段と、上記MOSトランジスタ
の直列配置の各々に共通のMOS充電トランジス
タは、充電クロツク信号を受信し、上記各MOS
トランジスタの直列配置に結合する上記MOS感
知トランジスタと該MOS充電トランジスタとは
時間的に交互に導電的になり、また、該MOS充
電トランジスタは上記MOSトランジスタの直列
配置と結合する主電極を持つて成り、該MOS充
電トランジスタを通して上記MOSトランジスタ
の直列配置の各々のもう一方の端に、動作電圧を
与えるための第４手段と、上記論理回路の出力点
が上記動作電圧とその一部分との中間の電圧をも
つ時に、MOS出力トランジスタが紛れのない明
瞭な低レベル信号を供給して成る該MOS出力ト
ランジスタの少なくとも１つのゲートに、上記
MOSトランジスタの直列配置の出力を供給する
ための第５手段とを有して成る論理回路に関す
る。
あつて、各論理素子が１つのMOS感知トランジ
スタと、複数のMOSトランジスタを直列に配置
したもの（以下これを「MOSトランジスタの直
列配置」と云い、さらに略して「直列回路」とも
云う）とを含んで成る論理素子を多数有し、ま
た、上記MOSトランジスタの直列配置に、処理
すべき信号を与えるための第１手段と、上記
MOS感知トランジスタに、感知クロツク信号を
与えるための第２手段と、上記MOSトランジス
タの直列配置の各々の一方の端に、基準電位を与
えるための第３手段と、上記MOSトランジスタ
の直列配置の各々に共通のMOS充電トランジス
タは、充電クロツク信号を受信し、上記各MOS
トランジスタの直列配置に結合する上記MOS感
知トランジスタと該MOS充電トランジスタとは
時間的に交互に導電的になり、また、該MOS充
電トランジスタは上記MOSトランジスタの直列
配置と結合する主電極を持つて成り、該MOS充
電トランジスタを通して上記MOSトランジスタ
の直列配置の各々のもう一方の端に、動作電圧を
与えるための第４手段と、上記論理回路の出力点
が上記動作電圧とその一部分との中間の電圧をも
つ時に、MOS出力トランジスタが紛れのない明
瞭な低レベル信号を供給して成る該MOS出力ト
ランジスタの少なくとも１つのゲートに、上記
MOSトランジスタの直列配置の出力を供給する
ための第５手段とを有して成る論理回路に関す
る。
なお、以下の記述中では『MOS感知トランジ
スタ』、『MOS充電トランジスタ』、『MOS出力ト
ランジスタ』等の語のうち『MOS』を省略する
ことがあり、また『感知トランジスタ』を『セン
シング・トランジスタ』と云うことがある。
スタ』、『MOS充電トランジスタ』、『MOS出力ト
ランジスタ』等の語のうち『MOS』を省略する
ことがあり、また『感知トランジスタ』を『セン
シング・トランジスタ』と云うことがある。
斯様な論理回路は例えば西ドイツ特許出願公告
第1787011号に関示されている。かかる論理回路
には充電クロツクパルスφ2及びセンス・クロツ
クパルスφ1を交互に供給してこれを制御してい
る。充電クロツク信号φ2の期間は、導通状態に
ある充電トランジスタにより論理回路の出力部を
少なくともほぼ動作電圧にまで充電する。これを
同時に、個々の直列回路中のトランジスタの入力
部には処理されるべき入力信号が供給される。次
のセンス・クロツク信号φ1の期間には充電トラ
ンジスタがカツトオフとなりセンシング・トラン
ジスタがターン・オンとなり、これらトランジス
タにより各直列回路が基準電位点に接続される。
この場合、例外なく全てのトランジスタが導通し
ている（AND条件が満足されている）ような直
列回路を利用出来る場合には、論理回路の出力部
が放電してこの直列回路を経て基準電位となる。
第1787011号に関示されている。かかる論理回路
には充電クロツクパルスφ2及びセンス・クロツ
クパルスφ1を交互に供給してこれを制御してい
る。充電クロツク信号φ2の期間は、導通状態に
ある充電トランジスタにより論理回路の出力部を
少なくともほぼ動作電圧にまで充電する。これを
同時に、個々の直列回路中のトランジスタの入力
部には処理されるべき入力信号が供給される。次
のセンス・クロツク信号φ1の期間には充電トラ
ンジスタがカツトオフとなりセンシング・トラン
ジスタがターン・オンとなり、これらトランジス
タにより各直列回路が基準電位点に接続される。
この場合、例外なく全てのトランジスタが導通し
ている（AND条件が満足されている）ような直
列回路を利用出来る場合には、論理回路の出力部
が放電してこの直列回路を経て基準電位となる。
多数の直列回路を相互接続する場合には、これ
ら直列回路の全ての上側の点が同様に放電する。
この場合、さらに直列回路に多数のMOSトラン
ジスタを設け多数の入力信号を処理するようにな
し、かつ多くの直列回路において、この直列回路
の上側点に接続させた順次の多くのトランジスタ
をターン・オンとなすと共に基準電位点に結合し
たトランジスタのみをターン・オフとなし、そし
て各直列回路が実質的に容量性負荷として作用す
るようになし、よつて完全に導通状態にある直列
回路を経て比較的長時間にわたり放電が行なわれ
るようになしている。その結果、論理回路全体の
スイツチング速度が遅いという欠点がある。
ら直列回路の全ての上側の点が同様に放電する。
この場合、さらに直列回路に多数のMOSトラン
ジスタを設け多数の入力信号を処理するようにな
し、かつ多くの直列回路において、この直列回路
の上側点に接続させた順次の多くのトランジスタ
をターン・オンとなすと共に基準電位点に結合し
たトランジスタのみをターン・オフとなし、そし
て各直列回路が実質的に容量性負荷として作用す
るようになし、よつて完全に導通状態にある直列
回路を経て比較的長時間にわたり放電が行なわれ
るようになしている。その結果、論理回路全体の
スイツチング速度が遅いという欠点がある。
本発明の目的は処理されるべき入力信号の組合
わせが不都合な組合わせとなつている場合にもス
イツチング速度を早めること、従つてクロツク周
波数を高めることが出来るようになしたこの明細
書の頭初に記載したタイプの論理回路を提供する
にある。
わせが不都合な組合わせとなつている場合にもス
イツチング速度を早めること、従つてクロツク周
波数を高めることが出来るようになしたこの明細
書の頭初に記載したタイプの論理回路を提供する
にある。
本発明によれば、この目的は、上記MOSトラ
ンジスタの直列配置の各々と上記MOS充電トラ
ンジスタとの間に追加MOSトランジスタが接続
されて成り、かつ該追加MOSトランジスタは、
少なくとも上記MOS感知トランジスタが導電相
にある間に、上記動作電圧とその一部分より低い
ある電圧値との中間にある上記論理回路の上記出
力点の電圧値に対して少なくとも、上記MOS充
電トランジスタとカツト・オフ機能のトランジス
タを少なくとも１つ持つMOSトランジスタの直
列配置との間に接続されている上記追加MOSト
ランジスタのそれぞれがカツト・オフされるよう
な信号を、一度に受信するゲート電極を持つて成
ることにより達成される。
ンジスタの直列配置の各々と上記MOS充電トラ
ンジスタとの間に追加MOSトランジスタが接続
されて成り、かつ該追加MOSトランジスタは、
少なくとも上記MOS感知トランジスタが導電相
にある間に、上記動作電圧とその一部分より低い
ある電圧値との中間にある上記論理回路の上記出
力点の電圧値に対して少なくとも、上記MOS充
電トランジスタとカツト・オフ機能のトランジス
タを少なくとも１つ持つMOSトランジスタの直
列配置との間に接続されている上記追加MOSト
ランジスタのそれぞれがカツト・オフされるよう
な信号を、一度に受信するゲート電極を持つて成
ることにより達成される。
このように構成すれば、追加MOSトランジス
タはダイオードとして機能し、充電トランジスタ
が直列回路に充電するために導通している時だけ
それは電流の通過を許すが、出力トランジスタが
ターン・オフされている限り、導電的な直列回路
が出力を放電し終わるまでそれはカツト・オフさ
れている。この放電期間には、導電的な直列回路
だけがそのキヤパシタンスを論理回路の出力点に
放電すればよく、その他の充電されている直列回
路はその必要がない。
タはダイオードとして機能し、充電トランジスタ
が直列回路に充電するために導通している時だけ
それは電流の通過を許すが、出力トランジスタが
ターン・オフされている限り、導電的な直列回路
が出力を放電し終わるまでそれはカツト・オフさ
れている。この放電期間には、導電的な直列回路
だけがそのキヤパシタンスを論理回路の出力点に
放電すればよく、その他の充電されている直列回
路はその必要がない。
本発明の実施に当つては、好ましくは追加
MOSトランジスタをエンハンスメント形MOSト
ランジスタとするを可とする。その理由はこの場
合にはこれらトランジスタの駆動が最も簡単であ
るからである。例えば、ある実施例においては、
これら追加MOSトランジスタのゲート信号を直
流電圧とし、その電圧値を論理回路の接続部に接
続されているMOS型の出力トランジスタが確実
に低レベル信号を供給し続けるような最小電圧
と、この追加の追加MOSトランジスタのスレツ
シヨルド電圧との和電圧よりも小さい値とするこ
とが出来る。このようにすると、非導通状態にあ
る直列回路の追加トランジスタは、出力トランジ
スタが最終的に明確な出力信号を供給するように
論理回路の出力電圧が低減されるまで、ターン・
オンとならず、従つて追加のトランジスタのター
ン・オンのために一層ゆつくりと行なわれる放電
現象により出力トランジスタの出力信号が最早悪
影響を受けることはない。
MOSトランジスタをエンハンスメント形MOSト
ランジスタとするを可とする。その理由はこの場
合にはこれらトランジスタの駆動が最も簡単であ
るからである。例えば、ある実施例においては、
これら追加MOSトランジスタのゲート信号を直
流電圧とし、その電圧値を論理回路の接続部に接
続されているMOS型の出力トランジスタが確実
に低レベル信号を供給し続けるような最小電圧
と、この追加の追加MOSトランジスタのスレツ
シヨルド電圧との和電圧よりも小さい値とするこ
とが出来る。このようにすると、非導通状態にあ
る直列回路の追加トランジスタは、出力トランジ
スタが最終的に明確な出力信号を供給するように
論理回路の出力電圧が低減されるまで、ターン・
オンとならず、従つて追加のトランジスタのター
ン・オンのために一層ゆつくりと行なわれる放電
現象により出力トランジスタの出力信号が最早悪
影響を受けることはない。
本発明の実施に当つては、これら追加MOSト
ランジスタのゲート信号を論理回路の出力部にお
ける電圧とし得る。
ランジスタのゲート信号を論理回路の出力部にお
ける電圧とし得る。
この場合、非導通の直列回路の追加のトランジ
スタは電圧範囲全体にわたり実際にはダイオード
として作用するが、この場合この論理回路の出力
部にはこれら追加MOSトランジスタのゲート容
量が負荷として加わる。
スタは電圧範囲全体にわたり実際にはダイオード
として作用するが、この場合この論理回路の出力
部にはこれら追加MOSトランジスタのゲート容
量が負荷として加わる。
さらに、本発明の実施に当つては、これら追加
MOSトランジスタのゲート信号をクロツク信号
とし、MOS形のセンシング・トランジスタが導
通する場合にはこのクロツク信号の電圧値を論理
回路の出力部に接続されたMOS形の出力トラン
ジスタが明確な低レベル信号を供給し続けるよう
な最小電圧と、追加のトランジスタのスレツシヨ
ルド電圧との和電圧よりも小さい値とし及び少な
くともMOS形の充電トランジスタが導通状態に
ある場合にはブロツク信号の電圧値を一層大きい
値となすのが好ましい。このように構成すれば、
充電状態（又は充電期間）では、直列回路により
高い電圧値に充電されるので、順次の検出期間
（sensing phase）において直列回路の１つが導通
しない時は論理回路の出力部に一層確実に高レベ
ル信号が生ずるようになる。これがため、MOS
形の充電トランジスタが導通するときクロツク信
号の高圧値が動作電圧に等しくなすのが効果的で
ある。このような電圧値は容易に発生し、この電
圧値によつて直列回路の全て（少なくとも追加
MOSトランジスタに接続されている上側点）を
確実に十分に充電する。
MOSトランジスタのゲート信号をクロツク信号
とし、MOS形のセンシング・トランジスタが導
通する場合にはこのクロツク信号の電圧値を論理
回路の出力部に接続されたMOS形の出力トラン
ジスタが明確な低レベル信号を供給し続けるよう
な最小電圧と、追加のトランジスタのスレツシヨ
ルド電圧との和電圧よりも小さい値とし及び少な
くともMOS形の充電トランジスタが導通状態に
ある場合にはブロツク信号の電圧値を一層大きい
値となすのが好ましい。このように構成すれば、
充電状態（又は充電期間）では、直列回路により
高い電圧値に充電されるので、順次の検出期間
（sensing phase）において直列回路の１つが導通
しない時は論理回路の出力部に一層確実に高レベ
ル信号が生ずるようになる。これがため、MOS
形の充電トランジスタが導通するときクロツク信
号の高圧値が動作電圧に等しくなすのが効果的で
ある。このような電圧値は容易に発生し、この電
圧値によつて直列回路の全て（少なくとも追加
MOSトランジスタに接続されている上側点）を
確実に十分に充電する。
以下、図面につき説明する。
第１図に示す回路は以下トランジスタと称する
MOS形トランジスタのみを含む。この回路は３
本の枝路（ステイツクス：Sticks）Ａ，Ｂ及びＣ
を具え、それぞれ複数のトランジスタの直列回路
から成る。本例では、３本の枝路しか示していな
いが、実際には最も多くのトランジスタから夫々
成る相当多くの枝路を使用して、これを対応した
多数の論理機能を行なわしめている。
MOS形トランジスタのみを含む。この回路は３
本の枝路（ステイツクス：Sticks）Ａ，Ｂ及びＣ
を具え、それぞれ複数のトランジスタの直列回路
から成る。本例では、３本の枝路しか示していな
いが、実際には最も多くのトランジスタから夫々
成る相当多くの枝路を使用して、これを対応した
多数の論理機能を行なわしめている。
枝路Ａ，Ｂ及びＣ上側端子を互いに接続して回
路接続点Ｄに接続し、この接続点Ｄを論理回路の
出力部（又は出力端子）となすと共に、クロツク
信号φ２によつて制御される充電トランジスタＴ
１を経て、動作電圧VDDの端子に接続する。出力
トランジスタＴ５のゲートを転送トランジスタＴ
３を経て出力端子Ｄに接続し、後者のトランジス
タをクロツク信号φ１によつて制御する。出力ト
ランジスタＴ５のドレインを負荷抵抗として設け
たトランジスタＴ４を経て動作電圧VDDの端子に
接続すると共に、クロツク信号φ２によつて制御
される別の転送トランジスタを経て、第２出力ト
ランジスタＴ８のゲートに接続し、この場合この
後者のトランジスタＴ８のドレインを、負荷抵抗
としてのトランジスタＴ７を経て、動作電圧VDD
の端子、出力端子Ｑ及び第３出力トランジスタＴ
１０のゲートに接続し、さらにこのトランジスタ
Ｔ１０のドレインを負荷抵抗として機能するトラ
ンジスタＴ９を経て動作電圧VDDの端子及び別の
出力端子QNに接続する。
路接続点Ｄに接続し、この接続点Ｄを論理回路の
出力部（又は出力端子）となすと共に、クロツク
信号φ２によつて制御される充電トランジスタＴ
１を経て、動作電圧VDDの端子に接続する。出力
トランジスタＴ５のゲートを転送トランジスタＴ
３を経て出力端子Ｄに接続し、後者のトランジス
タをクロツク信号φ１によつて制御する。出力ト
ランジスタＴ５のドレインを負荷抵抗として設け
たトランジスタＴ４を経て動作電圧VDDの端子に
接続すると共に、クロツク信号φ２によつて制御
される別の転送トランジスタを経て、第２出力ト
ランジスタＴ８のゲートに接続し、この場合この
後者のトランジスタＴ８のドレインを、負荷抵抗
としてのトランジスタＴ７を経て、動作電圧VDD
の端子、出力端子Ｑ及び第３出力トランジスタＴ
１０のゲートに接続し、さらにこのトランジスタ
Ｔ１０のドレインを負荷抵抗として機能するトラ
ンジスタＴ９を経て動作電圧VDDの端子及び別の
出力端子QNに接続する。
トランジスタＴ４，Ｔ７及びＴ９をデイプリー
シヨン形電界効果トランジスタとし、これらのゲ
ートを主電極の一方に接続する場合には、これら
トランジスタは電流発生器として機能する。尚、
これら主電極は図中ゲートと対向する側の主電流
路を表わす線分に接続して示してある。他方トラ
ンジスタＴ５，Ｔ６，Ｔ８及びＴ１０はエンハン
スメント形電界効果トランジスタであつて、この
場合には主電流路を表わす線分を不連続部分とし
て示してあるが、その理由はこのようなトランジ
スタの場合にはゲート電位がこれら主電極の一方
の電位よりもスレツシヨルド電圧VTHだけ正とな
つた場合にのみこれらトランジスタがターン・オ
ンとなるからである。これら両タイプのトランジ
スタの場合には主電極は相互に交換可能であり、
従つて電流はいずれの方向にも流れることが出
来、この点は以下述べる理由によつて重要な特性
である。
シヨン形電界効果トランジスタとし、これらのゲ
ートを主電極の一方に接続する場合には、これら
トランジスタは電流発生器として機能する。尚、
これら主電極は図中ゲートと対向する側の主電流
路を表わす線分に接続して示してある。他方トラ
ンジスタＴ５，Ｔ６，Ｔ８及びＴ１０はエンハン
スメント形電界効果トランジスタであつて、この
場合には主電流路を表わす線分を不連続部分とし
て示してあるが、その理由はこのようなトランジ
スタの場合にはゲート電位がこれら主電極の一方
の電位よりもスレツシヨルド電圧VTHだけ正とな
つた場合にのみこれらトランジスタがターン・オ
ンとなるからである。これら両タイプのトランジ
スタの場合には主電極は相互に交換可能であり、
従つて電流はいずれの方向にも流れることが出
来、この点は以下述べる理由によつて重要な特性
である。
図示の回路構成によれば、トランジスタＴ９及
びＴ１０はもとよりトランジスタ対Ｔ４及びＴ
５，Ｔ７及びＴ８は夫々インバータであつて、各
インバータのエンハンスメント形トランジスタの
ゲート電圧がそのスイツチング電圧VTよりも高
い場合には基準電圧を出力端子に転送し、又ゲー
ト電圧がスイツチング電圧よりも低い場合には正
の動作電圧VDDを出力端子に転送するように作動
する。尚、この場合基準電圧は負端子の動作電位
VSSに対応しこの負端子には各インバータのエン
ハンスメント形トランジスタが接続される。この
スイツチング電圧は基準電圧VSSの端子に接続さ
れたエンハンスメント形トランジスタのスレツシ
ヨルド電圧VTHよりも高電圧となつているが、そ
の理由はこのトランジスタが正の動作電圧端子に
接続されているデイプリーシヨン形トランジスタ
の電流を完全に引き継ぐまでは前者のトランジス
タを導通状態に駆動させておく必要があるからで
ある。その結果、各インバータのスイツチング電
圧を、その２つのトランジスタの幾何的条件を適
当に定めることによつて特定範囲内に調整するこ
とが可能となる。トランジスタＴ６〜Ｔ１０を有
する最後の２つのインバータはＤフリツプフロツ
プを構成し、これはクロツクパルスφ２が供給さ
れると回路の接続点Ｅの信号を引き継ぎ、この信
号を互いに相補的な出力端子Ｑ及びQNへと転送
し及び転送トランジスタＴ６がカツトオフのとき
トランジスタＴ８のゲートの信号はゲート容量に
蓄積されるので、クロツク信号φ２の供給後もこ
の信号を維持する。出力トランジスタＴ５の出力
信号をＤフリツプフロツプを経てさらに処理する
場合につき一例を挙げて説明する。
びＴ１０はもとよりトランジスタ対Ｔ４及びＴ
５，Ｔ７及びＴ８は夫々インバータであつて、各
インバータのエンハンスメント形トランジスタの
ゲート電圧がそのスイツチング電圧VTよりも高
い場合には基準電圧を出力端子に転送し、又ゲー
ト電圧がスイツチング電圧よりも低い場合には正
の動作電圧VDDを出力端子に転送するように作動
する。尚、この場合基準電圧は負端子の動作電位
VSSに対応しこの負端子には各インバータのエン
ハンスメント形トランジスタが接続される。この
スイツチング電圧は基準電圧VSSの端子に接続さ
れたエンハンスメント形トランジスタのスレツシ
ヨルド電圧VTHよりも高電圧となつているが、そ
の理由はこのトランジスタが正の動作電圧端子に
接続されているデイプリーシヨン形トランジスタ
の電流を完全に引き継ぐまでは前者のトランジス
タを導通状態に駆動させておく必要があるからで
ある。その結果、各インバータのスイツチング電
圧を、その２つのトランジスタの幾何的条件を適
当に定めることによつて特定範囲内に調整するこ
とが可能となる。トランジスタＴ６〜Ｔ１０を有
する最後の２つのインバータはＤフリツプフロツ
プを構成し、これはクロツクパルスφ２が供給さ
れると回路の接続点Ｅの信号を引き継ぎ、この信
号を互いに相補的な出力端子Ｑ及びQNへと転送
し及び転送トランジスタＴ６がカツトオフのとき
トランジスタＴ８のゲートの信号はゲート容量に
蓄積されるので、クロツク信号φ２の供給後もこ
の信号を維持する。出力トランジスタＴ５の出力
信号をＤフリツプフロツプを経てさらに処理する
場合につき一例を挙げて説明する。
枝路Ａは複数のエンハンスメント形電界効果ト
ランジスタを直列接続した直列回路を具え、セン
シング・トランジスタ（sensing transistor）を
構成する下側のトランジスタTA０の主電極を基
準電位VSSの端子に接続し、そのゲートにクロツ
ク信号φ１を供給する。センシング・トランジス
タTA０をこの直列回路の他の位置に配置するこ
とも出来る。図示の構成例では、３個の別のトラ
ンジスタTA１〜TA３の直列回路に接続し、こ
れらトランジスタゲートには入力端子Ａ１〜Ａ３
を経て処理すべき信号を供給するようになす。こ
の直列回路の最終段をトランジスタTAとなし、
このゲートに信号VGを供給すると共にこのゲー
トを他の枝路の対応するトランジスタと一緒に回
路接続点Ｄに接続する。
ランジスタを直列接続した直列回路を具え、セン
シング・トランジスタ（sensing transistor）を
構成する下側のトランジスタTA０の主電極を基
準電位VSSの端子に接続し、そのゲートにクロツ
ク信号φ１を供給する。センシング・トランジス
タTA０をこの直列回路の他の位置に配置するこ
とも出来る。図示の構成例では、３個の別のトラ
ンジスタTA１〜TA３の直列回路に接続し、こ
れらトランジスタゲートには入力端子Ａ１〜Ａ３
を経て処理すべき信号を供給するようになす。こ
の直列回路の最終段をトランジスタTAとなし、
このゲートに信号VGを供給すると共にこのゲー
トを他の枝路の対応するトランジスタと一緒に回
路接続点Ｄに接続する。
全て入力端子Ａ１〜Ａ３及び信号VGの端子に
正の値の信号が現われると、この直列回路の全ト
ランジスタはクロツク信号φ１が正である期間中
導通するので、接続点Ｄと基準電位VSSの端子と
の間に導通接続が得られ、その結果接続点Ｄの電
位は基準電位に下がる。斯して枝路Ａは論理回路
の出力Ｄに関して、入力端子Ａ１〜Ａ３に対し
AND機能として作動する。
正の値の信号が現われると、この直列回路の全ト
ランジスタはクロツク信号φ１が正である期間中
導通するので、接続点Ｄと基準電位VSSの端子と
の間に導通接続が得られ、その結果接続点Ｄの電
位は基準電位に下がる。斯して枝路Ａは論理回路
の出力Ｄに関して、入力端子Ａ１〜Ａ３に対し
AND機能として作動する。
枝路ＢのトランジスタTB２及びTB３は常に
導通している、すなわち入力端子Ｂ２又はＢ３に
夫々低レベルの信号が現われるときは常に導通す
るデイプリーシヨン形電界トランジスタとする。
導通している、すなわち入力端子Ｂ２又はＢ３に
夫々低レベルの信号が現われるときは常に導通す
るデイプリーシヨン形電界トランジスタとする。
従つて、入力端子VG及びφ１に高レベル信号
が供給されているとき入力端子Ｂ１が高レベル信
号を受け取ると、この枝路Ｂの直列回路は完全に
導通状態となる。このようにする理由は、実際に
は、夫々相当多くのトランジスタをもつた相当多
数の個別の枝路を使用して同一の入力信号を色色
組合わせたものを復号するようになしているの
で、回路全体の構成をトランジスタの直列回路
と、これと交差する入力ラインとから成るマトリ
ツクスとして構成するからである。特定の枝路が
低レベル信号に対しAND機能として作用するよ
うにするため入力ラインをデイプリーシヨン形ト
ランジスタに接続する。例えば枝路Ｃにおいて
は、トランジスタTC２のみが該当する。この結
果、各枝路は入力信号の異なる組合わせに対して
はNAND機能として作用し、これら枝路の信号
は共通接続部を経て回路接続点Ｄに論理和として
出力される。
が供給されているとき入力端子Ｂ１が高レベル信
号を受け取ると、この枝路Ｂの直列回路は完全に
導通状態となる。このようにする理由は、実際に
は、夫々相当多くのトランジスタをもつた相当多
数の個別の枝路を使用して同一の入力信号を色色
組合わせたものを復号するようになしているの
で、回路全体の構成をトランジスタの直列回路
と、これと交差する入力ラインとから成るマトリ
ツクスとして構成するからである。特定の枝路が
低レベル信号に対しAND機能として作用するよ
うにするため入力ラインをデイプリーシヨン形ト
ランジスタに接続する。例えば枝路Ｃにおいて
は、トランジスタTC２のみが該当する。この結
果、各枝路は入力信号の異なる組合わせに対して
はNAND機能として作用し、これら枝路の信号
は共通接続部を経て回路接続点Ｄに論理和として
出力される。
次に第２図を参照してこの回路動作すなわち個
個の信号の時間の関数としての変化につき説明す
る。クロツク信号φ１及びφ２は時間の関数とし
て示してあり、これら信号は交互に正レベル状態
となりかつ重なり合うことなく両クロツク信号間
には両者とも低レベルとなる微小期間を有するよ
うになす必要がある。
個の信号の時間の関数としての変化につき説明す
る。クロツク信号φ１及びφ２は時間の関数とし
て示してあり、これら信号は交互に正レベル状態
となりかつ重なり合うことなく両クロツク信号間
には両者とも低レベルとなる微小期間を有するよ
うになす必要がある。
時刻t0では充電クロツク信号φ２は正レベルと
なり、かつクロツク信号φ１は低レベルにあつて
トランジスタTA０，TB０，TC０等々によつて
全ての直列回路をターン・オフとなしているの
で、接続点Ｄは正レベルとなる。これがため回路
の接続点Ｄの電圧は、正の動作電圧VDDに等しい
とみなされる、高レベルのクロツク信号φ２より
もトランジスタＴ１のスレツシヨルド電圧VTHだ
け低い値となる。この接続点Ｄは一定電圧の他の
回路部分に関しある容量をもつているので、クロ
ツク信号の終了後もこの電圧が維持され特定時間
の間電荷を保持する。
なり、かつクロツク信号φ１は低レベルにあつて
トランジスタTA０，TB０，TC０等々によつて
全ての直列回路をターン・オフとなしているの
で、接続点Ｄは正レベルとなる。これがため回路
の接続点Ｄの電圧は、正の動作電圧VDDに等しい
とみなされる、高レベルのクロツク信号φ２より
もトランジスタＴ１のスレツシヨルド電圧VTHだ
け低い値となる。この接続点Ｄは一定電圧の他の
回路部分に関しある容量をもつているので、クロ
ツク信号の終了後もこの電圧が維持され特定時間
の間電荷を保持する。
時刻t1ではクロツク信号φ１が高レベルへなつ
て、トランジスタT3がターン・オン電荷の一部
分が接続点ＤからトランジスタT5のゲート容量
に移る。この接続点Ｄでの過度の電圧降下を防ぐ
ため、容量として配置させたトランジスタＴ２が
このクロツク信号φ１の供給時に、この接続点Ｄ
に対し対応する電荷又はやゝ多目の電荷を転送す
る。トランジスタＴ５のゲートが高レベル（正レ
ベル）となるので回路の接続点Ｅは電圧VSSとな
り、この時クロツク信号φ２が低レベルにあるの
で、トランジスタＴ６はカツトオフとなる。
て、トランジスタT3がターン・オン電荷の一部
分が接続点ＤからトランジスタT5のゲート容量
に移る。この接続点Ｄでの過度の電圧降下を防ぐ
ため、容量として配置させたトランジスタＴ２が
このクロツク信号φ１の供給時に、この接続点Ｄ
に対し対応する電荷又はやゝ多目の電荷を転送す
る。トランジスタＴ５のゲートが高レベル（正レ
ベル）となるので回路の接続点Ｅは電圧VSSとな
り、この時クロツク信号φ２が低レベルにあるの
で、トランジスタＴ６はカツトオフとなる。
クロツク信号φ１が時刻t1から開始すると、ト
ランジスタTA０，TB０，TC０もターンオフす
る。尚、この例での説明においてはトランジスタ
TA，TB及びTCについては考慮しないか又は導
通状態にあるとする。この前のクロツク信号φ２
の期間中、入力端子Ａ１〜Ａ３，Ｂ１〜Ｂ３及び
C1〜C2に信号が供給されており、これら信号は
トランジスタTA１〜TA３及びTC３をターン・
オンとなしかつトランジスタTB１及びTC１を
ターン・オフとなすような信号とする。トランジ
スタTB２，TB３及びTC２はデイプリーシヨン
形であるので、いずれにしてもこれらトランジス
タは導通する。その結果トランジスタTA０及び
TA１の接続点を含む枝路Ａの直列回路は接続点
Ｄの電位に充電され、同様に枝路Ｂの直列回路は
トランジスタTB１とTB２との間の接続点まで、
枝路Ｃの直列回路はトランジスタTC１とTC２と
の接続点まで充電される。クロツク信号φ１の開
始時にトランジスタTA０〜TC０がターン・オ
ンすると、枝路Ａの値列回路は接続点Ｄと基準電
位VSSの端子との間で導通するので、この間の導
通接続部を介して接続点Ｄが放電される。しかし
ながら、トランジスタTA〜TCを導通接続部で
置き換えているとすると、枝路Ｂ及びＣはカツト
オフ・トランジスタTB１及びTC１まで放電さ
れるに違いない。これら枝路すなわちこの枝路の
ターン・オントランジスタは実質的な容量として
作用する。これら枝路のトランジスタ直列回路の
インピーダンスを任意に小さい値とすることが出
来ないので、接続点Ｄの電圧、従つてトランジス
タＴ５のゲート電圧は比較的ゆつくりとしか低減
しない。この接続点Ｄ（の容量）が放電してイン
バータＴ４のスイツチング電圧以下となるまでは
クロツク信号φ１は高レベルを維持するようにな
してあるので、接続点Ｅは最終的に確実に高電位
となることが出来、この電位は次のクロツク信号
φ２の供給時にトランジスタＴ８に、すなわちト
ランジスタＴ６を介してＤフリツプフロツプに転
送される。さらにクロツク信号φ１が完了し終る
まではクロツク信号φ２が再び正レベルとならな
いようになしてあるので、処理されるべき異なる
入力信号の最大シーケンスすなわち最大スイツチ
ング周波数がかなり制限される。全ての枝路が放
電されていて充電トランジスタＴ１を経て同時に
並列的に再充電する必要がある場合には、放電の
際のこの遅延に応じて次のクロツク信号φ２の期
間も放電時間が遅延するか又は延長する。
ランジスタTA０，TB０，TC０もターンオフす
る。尚、この例での説明においてはトランジスタ
TA，TB及びTCについては考慮しないか又は導
通状態にあるとする。この前のクロツク信号φ２
の期間中、入力端子Ａ１〜Ａ３，Ｂ１〜Ｂ３及び
C1〜C2に信号が供給されており、これら信号は
トランジスタTA１〜TA３及びTC３をターン・
オンとなしかつトランジスタTB１及びTC１を
ターン・オフとなすような信号とする。トランジ
スタTB２，TB３及びTC２はデイプリーシヨン
形であるので、いずれにしてもこれらトランジス
タは導通する。その結果トランジスタTA０及び
TA１の接続点を含む枝路Ａの直列回路は接続点
Ｄの電位に充電され、同様に枝路Ｂの直列回路は
トランジスタTB１とTB２との間の接続点まで、
枝路Ｃの直列回路はトランジスタTC１とTC２と
の接続点まで充電される。クロツク信号φ１の開
始時にトランジスタTA０〜TC０がターン・オ
ンすると、枝路Ａの値列回路は接続点Ｄと基準電
位VSSの端子との間で導通するので、この間の導
通接続部を介して接続点Ｄが放電される。しかし
ながら、トランジスタTA〜TCを導通接続部で
置き換えているとすると、枝路Ｂ及びＣはカツト
オフ・トランジスタTB１及びTC１まで放電さ
れるに違いない。これら枝路すなわちこの枝路の
ターン・オントランジスタは実質的な容量として
作用する。これら枝路のトランジスタ直列回路の
インピーダンスを任意に小さい値とすることが出
来ないので、接続点Ｄの電圧、従つてトランジス
タＴ５のゲート電圧は比較的ゆつくりとしか低減
しない。この接続点Ｄ（の容量）が放電してイン
バータＴ４のスイツチング電圧以下となるまでは
クロツク信号φ１は高レベルを維持するようにな
してあるので、接続点Ｅは最終的に確実に高電位
となることが出来、この電位は次のクロツク信号
φ２の供給時にトランジスタＴ８に、すなわちト
ランジスタＴ６を介してＤフリツプフロツプに転
送される。さらにクロツク信号φ１が完了し終る
まではクロツク信号φ２が再び正レベルとならな
いようになしてあるので、処理されるべき異なる
入力信号の最大シーケンスすなわち最大スイツチ
ング周波数がかなり制限される。全ての枝路が放
電されていて充電トランジスタＴ１を経て同時に
並列的に再充電する必要がある場合には、放電の
際のこの遅延に応じて次のクロツク信号φ２の期
間も放電時間が遅延するか又は延長する。
この放電遅延はトランジスタTA，TB及びTC
を使用して回避し得る。これらトランジスタはゲ
ートに共通信号VGを受け取り、この場合種々の
状態を取り得る。これにつき数値列を挙げて説明
するが、このため次の仮定を行なう。
を使用して回避し得る。これらトランジスタはゲ
ートに共通信号VGを受け取り、この場合種々の
状態を取り得る。これにつき数値列を挙げて説明
するが、このため次の仮定を行なう。
動作電圧 VDD＝5V
VSS＝0V
トランジスタＴ１，TA，TB，TCのスレツシヨ
ルド電圧 VTH＝1V 最初に、信号VGを2.5Vの直流電圧とする。ク
ロツク信号φ２を5Vとすると、接続点Ｄは5V−
VTH＝4Vの電圧に充電され、さらにトランジスタ
TA，TB及びTCはターン・オフしているから
個々の枝路Ａ，Ｂ及びＣはVG−VTH＝1.5Vの電圧
に充電するにすぎない。この場合、先の例の場合
と同様に、枝路ＡのトランジスタTA１〜TA３
を適当な入力信号でターン・オンとなす場合に
は、枝路Ａはクロツク信号φ１の開始時にトラン
ジスタTA０経て基準電圧VSSに接続されるので、
トランジスタTAがターン・オンし接続点Ｄは放
電する。しかしながらトランジスタTB及びTC
は枝路Ｂ及びＣのトランジスタによる容量から接
続点Ｄへ従つて枝路Ａを経て動作電圧VSSも端子
まで電流が流れることが出来ないような導通のほ
ぼ近い状態に留まつている。
ルド電圧 VTH＝1V 最初に、信号VGを2.5Vの直流電圧とする。ク
ロツク信号φ２を5Vとすると、接続点Ｄは5V−
VTH＝4Vの電圧に充電され、さらにトランジスタ
TA，TB及びTCはターン・オフしているから
個々の枝路Ａ，Ｂ及びＣはVG−VTH＝1.5Vの電圧
に充電するにすぎない。この場合、先の例の場合
と同様に、枝路ＡのトランジスタTA１〜TA３
を適当な入力信号でターン・オンとなす場合に
は、枝路Ａはクロツク信号φ１の開始時にトラン
ジスタTA０経て基準電圧VSSに接続されるので、
トランジスタTAがターン・オンし接続点Ｄは放
電する。しかしながらトランジスタTB及びTC
は枝路Ｂ及びＣのトランジスタによる容量から接
続点Ｄへ従つて枝路Ａを経て動作電圧VSSも端子
まで電流が流れることが出来ないような導通のほ
ぼ近い状態に留まつている。
従つて、1.5Vの電圧に達するまでは接続点Ｄ
は比較的速く放電する。この瞬時まではトランジ
スタTB及びTCはターン・オンすることはない
が、その理由はその場合にはこれらトランジスタ
の上側の主電極の電圧がそれらのゲート電圧VG
＝2.5Vよりもスレツシヨルド電圧VTH＝1Vに対応
する量だけさらに低い電圧となつているからであ
る。この瞬時までは、枝路Ｂ及びＣのトランジス
タによる容量から枝路Ａへと電流が流れ、それに
よつて接続点Ｂの放電をスローダウンすることは
ない。インバータＴ４／Ｔ５はこれが1.5Vの入
力電圧で接続点Ｅに高電位を生ずるように設計し
てある場合には、接続点Ｄの電圧が1.5Vとなつ
た時開始する放電過程の遅延は接続点Ｅに最終的
に現われる信号に対して何ら影響を及ぼさず、接
続点Ｄが完全に放電されてしまう前に既にクロツ
ク信号φ１が0Vに復帰出来る。なぜならばこの
場合にはトランジスタＴ５のゲートには接続点Ｅ
に高電位を生ずる電圧が蓄積された状態にあるか
らである。この状態を第２図に放電曲線Ｄで示し
てあり、同図においてインバータＴ４／Ｔ５のス
イツチング電圧をこの放電曲線を横切る水平線分
で表わし、曲線Ｅはこのスイツチング電圧点後に
再び高レベルとなる。時刻t2に次のクロツク信号
φ２が供給されると、接続点Ｅのこの高い電圧は
転送トランジスタＴ６を経てフリツプフロツプに
転送される。この状態をフリツプフロツプのＱ出
力端子における出力信号として曲線Ｑに示してあ
る。
は比較的速く放電する。この瞬時まではトランジ
スタTB及びTCはターン・オンすることはない
が、その理由はその場合にはこれらトランジスタ
の上側の主電極の電圧がそれらのゲート電圧VG
＝2.5Vよりもスレツシヨルド電圧VTH＝1Vに対応
する量だけさらに低い電圧となつているからであ
る。この瞬時までは、枝路Ｂ及びＣのトランジス
タによる容量から枝路Ａへと電流が流れ、それに
よつて接続点Ｂの放電をスローダウンすることは
ない。インバータＴ４／Ｔ５はこれが1.5Vの入
力電圧で接続点Ｅに高電位を生ずるように設計し
てある場合には、接続点Ｄの電圧が1.5Vとなつ
た時開始する放電過程の遅延は接続点Ｅに最終的
に現われる信号に対して何ら影響を及ぼさず、接
続点Ｄが完全に放電されてしまう前に既にクロツ
ク信号φ１が0Vに復帰出来る。なぜならばこの
場合にはトランジスタＴ５のゲートには接続点Ｅ
に高電位を生ずる電圧が蓄積された状態にあるか
らである。この状態を第２図に放電曲線Ｄで示し
てあり、同図においてインバータＴ４／Ｔ５のス
イツチング電圧をこの放電曲線を横切る水平線分
で表わし、曲線Ｅはこのスイツチング電圧点後に
再び高レベルとなる。時刻t2に次のクロツク信号
φ２が供給されると、接続点Ｅのこの高い電圧は
転送トランジスタＴ６を経てフリツプフロツプに
転送される。この状態をフリツプフロツプのＱ出
力端子における出力信号として曲線Ｑに示してあ
る。
時刻t2で開始するクロツク信号φ２の期間中、
枝路Ａ，Ｂ及びＣの入力端子Ａ１〜Ａ３等が受け
取る他の信号を時刻t3に開始する次のクロツク信
号φ１が供給される時枝路がターン・オンせず従
つて接続点Ｄが放電されないような組合わせの信
号とし得る。その結果、接続点Ｅは時刻t3におい
ては基準電位VSSにありかつ瞬時t4において次の
クロツク信号φ２が供給されるとこの電位は転送
トランジスタT6を経てフリツプフロツプに転送
されるので、Ｑ出力は高電位となる。
枝路Ａ，Ｂ及びＣの入力端子Ａ１〜Ａ３等が受け
取る他の信号を時刻t3に開始する次のクロツク信
号φ１が供給される時枝路がターン・オンせず従
つて接続点Ｄが放電されないような組合わせの信
号とし得る。その結果、接続点Ｅは時刻t3におい
ては基準電位VSSにありかつ瞬時t4において次の
クロツク信号φ２が供給されるとこの電位は転送
トランジスタT6を経てフリツプフロツプに転送
されるので、Ｑ出力は高電位となる。
トランジスタTA，TB及びTCを使用しかつそ
れらのゲートに一定電圧を供給することにより、
スイツチングをより高速にすること従つてクロツ
ク信号φ１及びφ２の繰返し周波数を一層高める
ことが出来る。その理由は導通状態にある枝路の
みが接続点Ｄを放電させかつインバータＴ１／Ｔ
５が最終スイツチング状態に達するまで他のカツ
トオフ枝路の放電を行なわないからである。
れらのゲートに一定電圧を供給することにより、
スイツチングをより高速にすること従つてクロツ
ク信号φ１及びφ２の繰返し周波数を一層高める
ことが出来る。その理由は導通状態にある枝路の
みが接続点Ｄを放電させかつインバータＴ１／Ｔ
５が最終スイツチング状態に達するまで他のカツ
トオフ枝路の放電を行なわないからである。
トランジスタTA，TB及びTCのゲート電圧VG
に対する第２の取り得る状態は、第１図に破線で
示すように、これらトランジスタのゲートを接続
点Ｄに接続することである。クロツク信号φ２の
期間中、枝路は接続点Ｄの電圧よりもトランジス
タTA，TB及びTCのスレツシヨルド電圧に対応
する量だけ低い電圧に充電される。この場合、こ
の接続点Ｄが導通枝路例えば枝路Ａによつて放電
される場合には、トランジスタTAがターン・オ
ンし、他方トランジスタTB及びTCは、接続点
Ｄの電圧が電圧VSSをトランジスタTAのスレツ
シヨルド電圧に等しい量だけ越えるような最大放
電が得られるまで、カツトオフ状態にある。その
結果、このカツトオフ状態の枝路のトランジスタ
はダイオードとして作動し、接続点Ｄから導出す
なわちドレインされる電荷をトランジスタＴ１を
経て又は補充することを可能とするが、この接続
点Ｄを経てカツトオフ状態の枝路を放電せしめる
ものではない。
に対する第２の取り得る状態は、第１図に破線で
示すように、これらトランジスタのゲートを接続
点Ｄに接続することである。クロツク信号φ２の
期間中、枝路は接続点Ｄの電圧よりもトランジス
タTA，TB及びTCのスレツシヨルド電圧に対応
する量だけ低い電圧に充電される。この場合、こ
の接続点Ｄが導通枝路例えば枝路Ａによつて放電
される場合には、トランジスタTAがターン・オ
ンし、他方トランジスタTB及びTCは、接続点
Ｄの電圧が電圧VSSをトランジスタTAのスレツ
シヨルド電圧に等しい量だけ越えるような最大放
電が得られるまで、カツトオフ状態にある。その
結果、このカツトオフ状態の枝路のトランジスタ
はダイオードとして作動し、接続点Ｄから導出す
なわちドレインされる電荷をトランジスタＴ１を
経て又は補充することを可能とするが、この接続
点Ｄを経てカツトオフ状態の枝路を放電せしめる
ものではない。
トランジスタTA，TB及びTCのゲートを接続
点Ｄに接続するので、この点の容量性負荷は僅か
に増大し、よつて充電過程が僅かに遅延すなわち
延長されるがその遅延時間トランジスタTA，
TB及びTCが無い場合より短かい。
点Ｄに接続するので、この点の容量性負荷は僅か
に増大し、よつて充電過程が僅かに遅延すなわち
延長されるがその遅延時間トランジスタTA，
TB及びTCが無い場合より短かい。
第３の取り得る状態によれば、高周波数すなわ
ち短かい充電期間（phase）（φ２＝高レベル）
によつては、枝路の追加のトランジスタより下側
の全ての容量が十分な電圧値VG−VTHに充電され
ず、追加のトランジスタに隣接する容量のみが十
分に充電されるにすぎない。その理由は電荷が第
１カツトオフ・トランジスタのドレインに達する
まである時間を経過するからである。例えば枝路
ＢのトランジスタTB１がカツトオフである場合
には、そのドレイン電圧は短かい充電期間φ２の
終了時までには電圧値VG−VTHに充電されずトラ
ンジスタTB３のドレインのみが充電されるにす
ぎない。この充電時間の終了時に枝路Ｂにおける
電荷分布は均一となる。すなわちこの枝路の追加
のトランジスタTBのソースとトランジスタTB
１のドレインとの間の全ての容量がほぼ同一電圧
となる。しかしながら、この目的のためにはトラ
ンジスタTB３のドレイン接続部から電荷がドレ
インされねばならずすなわちその電圧がVG−VTH
より下に降下するので、トランジスタTB３がタ
ーン・オンして電荷を接続点Ｄからドレインする
ことが出来る。
ち短かい充電期間（phase）（φ２＝高レベル）
によつては、枝路の追加のトランジスタより下側
の全ての容量が十分な電圧値VG−VTHに充電され
ず、追加のトランジスタに隣接する容量のみが十
分に充電されるにすぎない。その理由は電荷が第
１カツトオフ・トランジスタのドレインに達する
まである時間を経過するからである。例えば枝路
ＢのトランジスタTB１がカツトオフである場合
には、そのドレイン電圧は短かい充電期間φ２の
終了時までには電圧値VG−VTHに充電されずトラ
ンジスタTB３のドレインのみが充電されるにす
ぎない。この充電時間の終了時に枝路Ｂにおける
電荷分布は均一となる。すなわちこの枝路の追加
のトランジスタTBのソースとトランジスタTB
１のドレインとの間の全ての容量がほぼ同一電圧
となる。しかしながら、この目的のためにはトラ
ンジスタTB３のドレイン接続部から電荷がドレ
インされねばならずすなわちその電圧がVG−VTH
より下に降下するので、トランジスタTB３がタ
ーン・オンして電荷を接続点Ｄからドレインする
ことが出来る。
このことが多数並列の枝路において生ずる場合
には、次段のインバータＴ４／Ｔ５をスイツチン
グするスレツシヨルド電圧を超えるような多くの
電荷を接続点Ｄから導出するので、接続点Ｄの電
荷が導通枝路を経て基準電位VSSの端子に導出さ
れないでこの枝路内で電荷の等化現象が起こるの
みであるけれども、このインバータは接続点Ｅに
高レベルの信号を供給する。
には、次段のインバータＴ４／Ｔ５をスイツチン
グするスレツシヨルド電圧を超えるような多くの
電荷を接続点Ｄから導出するので、接続点Ｄの電
荷が導通枝路を経て基準電位VSSの端子に導出さ
れないでこの枝路内で電荷の等化現象が起こるの
みであるけれども、このインバータは接続点Ｅに
高レベルの信号を供給する。
この現象は著しく高いクロツク周波数で生じ得
るものであり、適当な手段によつてこの現象を除
去するためには、電圧VGを一定値に維持しない
でこの電圧をクロツク信号φ２の期間高めるよう
になす。この状態を第２図の下側部分に示す。こ
の図から明らかなように、電圧VGはクロツク信
号φ２の期間中正の動作電圧VDDに高められ、他
の期間中は動作電圧の半分の電圧に等しい。この
ようにするため、クロツク信号φ２の期間中全て
の枝路の少なくとも接続点Ｄに結合された端部を
ほぼこの接続点Ｄの電圧すなわち前述した数値例
の4Vにまで充電させる。次のクロツク信号φ１
の期間中いずれの枝路も導通しない場合には、検
出状態ではトランジスタTA，TB及びTCのゲー
ト電圧VGは2.5Vであるので、これらの全てのト
ランジスタはカツトオフ状態にある。枝路の接続
点Ｄに結合された端部に蓄積された電荷は最初の
カツトオフ・トランジスタまで枝路全体にわたり
均一に分布する。トランジスタTB３のソース電
圧が（枝路での電荷等化現象のために）VG−VTH
＝2.5V−1V＝1.5Vにまで降圧するまで、この枝
路Ｂは接続点Ｄから電荷を導出しない。従つて、
クロツク信号VGの信頼性が高まり、よつてクロ
ツク周波数を一層高めることが可能となる。
るものであり、適当な手段によつてこの現象を除
去するためには、電圧VGを一定値に維持しない
でこの電圧をクロツク信号φ２の期間高めるよう
になす。この状態を第２図の下側部分に示す。こ
の図から明らかなように、電圧VGはクロツク信
号φ２の期間中正の動作電圧VDDに高められ、他
の期間中は動作電圧の半分の電圧に等しい。この
ようにするため、クロツク信号φ２の期間中全て
の枝路の少なくとも接続点Ｄに結合された端部を
ほぼこの接続点Ｄの電圧すなわち前述した数値例
の4Vにまで充電させる。次のクロツク信号φ１
の期間中いずれの枝路も導通しない場合には、検
出状態ではトランジスタTA，TB及びTCのゲー
ト電圧VGは2.5Vであるので、これらの全てのト
ランジスタはカツトオフ状態にある。枝路の接続
点Ｄに結合された端部に蓄積された電荷は最初の
カツトオフ・トランジスタまで枝路全体にわたり
均一に分布する。トランジスタTB３のソース電
圧が（枝路での電荷等化現象のために）VG−VTH
＝2.5V−1V＝1.5Vにまで降圧するまで、この枝
路Ｂは接続点Ｄから電荷を導出しない。従つて、
クロツク信号VGの信頼性が高まり、よつてクロ
ツク周波数を一層高めることが可能となる。
これがため、全ての取り得る状態に対し、出力
信号がその最終値に達するまで枝路が導通しない
場合には、トランジスタTA，TB及びTCがカツ
トオフ状態にあるような電圧をこれらトランジス
タのゲートに供給するようになすことが必要であ
る。
信号がその最終値に達するまで枝路が導通しない
場合には、トランジスタTA，TB及びTCがカツ
トオフ状態にあるような電圧をこれらトランジス
タのゲートに供給するようになすことが必要であ
る。
第１図はフリツプフロツプを後段に有する本発
明による論理回路を示す回路図、第２図は信号電
圧波形を時間の関数として示す波形図である。 Ｄ……論理回路の出力点、Ｔ１……MOS充電
トランジスタ、Ｔ３，Ｔ６……MOS転送トラン
ジスタ、Ｔ５，Ｔ８，Ｔ１０……MOS出力トラ
ンジスタ、TA，TB，TC……追加MOSトラン
ジスタ、TA０，TB０，TC０……MOS感知ト
ランジスタ（MOSセンシング・トランジスタ）、
TA１，TB２，TC３……枝路ＡのMOSトラン
ジスタの直列配置（直列回路）、TB１，TB２，
TB３……枝路ＢのMOSトランジスタの直列配置
（直列回路）、TC１，TC２，TC３……枝路Ｃの
MOSトランジスタの直列配置（直列回路）、VDD
……動作電圧、VSS……基準電位、φ１……感知
クロツク（パルス）信号、φ２……充電クロツク
（パルス）信号。
明による論理回路を示す回路図、第２図は信号電
圧波形を時間の関数として示す波形図である。 Ｄ……論理回路の出力点、Ｔ１……MOS充電
トランジスタ、Ｔ３，Ｔ６……MOS転送トラン
ジスタ、Ｔ５，Ｔ８，Ｔ１０……MOS出力トラ
ンジスタ、TA，TB，TC……追加MOSトラン
ジスタ、TA０，TB０，TC０……MOS感知ト
ランジスタ（MOSセンシング・トランジスタ）、
TA１，TB２，TC３……枝路ＡのMOSトラン
ジスタの直列配置（直列回路）、TB１，TB２，
TB３……枝路ＢのMOSトランジスタの直列配置
（直列回路）、TC１，TC２，TC３……枝路Ｃの
MOSトランジスタの直列配置（直列回路）、VDD
……動作電圧、VSS……基準電位、φ１……感知
クロツク（パルス）信号、φ２……充電クロツク
（パルス）信号。
Claims (1)
- 【特許請求の範囲】 １ ２相MOS技術を用いる論理回路であつて、 各論理素子が１つのMOS感知トランジスタと、
複数のMOSトランジスタを直列に配置したもの
とを含んで成る論理素子を多数有し、また 上記MOSトランジスタの直列配置に、処理す
べき信号を与えるための第１手段と、 上記MOS感知トランジスタに、感知クロツク
信号を与えるための第２手段と、 上記MOSトランジスタの直列配置の各々の一
方の端に、基準電位を与えるための第３手段と、 上記MOSトランジスタの直列配置の各々に共
通のMOS充電トランジスタは、充電クロツク信
号を受信し、上記各MOSトランジスタの直列配
置に結合する上記MOS感知トランジスタと該
MOS充電トランジスタとは時間的に交互に導電
的になり、また、該MOS充電トランジスタは上
記MOSトランジスタの直列配置と結合する主電
極を持つて成り、該MOS充電トランジスタを通
して上記MOSトランジスタの直列配置の各々の
もう一方の端に、動作電圧を与えるための第４手
段と、 上記MOS充電トランジスタに接続する本論理
回路の出力点が、上記動作電圧と該動作電圧の１
つの分圧電圧との中間にある電圧をもつ時に、
MOS出力トランジスタが紛れのない明瞭な低レ
ベル信号を供給して成る該MOS出力トランジス
タの少なくとも１つのゲートに、上記MOSトラ
ンジスタの直列配置の出力を供給するための第５
手段とを有して成る論理回路において、 上記MOSトランジスタの直列配置の各々と上
記MOS充電トランジスタとの間に追加MOSトラ
ンジスタがそれぞれ接続されて成り、かつ 該追加MOSトランジスタは、少なくとも上記
MOS感知トランジスタが導電相にある間に、上
記動作電圧値と該動作電圧値の上記１つの分圧電
圧より低いある電圧値との中間にある本論理回路
の上記出力点の電圧値に対して少なくとも、上記
MOS充電トランジスタとカツト・オフ機能のト
ランジスタを少なくとも１つ持つMOSトランジ
スタの直列配置との間に接続されている上記追加
MOSトランジスタのそれぞれがカツト・オフさ
れるような信号を、一度に受信するゲート電極を
持つて成ることを特徴とする論理回路。 ２ 上記追加MOSトランジスタは、エンハンス
メント形MOSトランジスタであることを特徴と
する特許請求の範囲第１項に記載の論理回路。 ３ 上記追加MOSトランジスタの上記ゲート電
極にある上記信号は、上記MOS出力トランジス
タにある上記紛れのない明瞭な低レベル信号を維
持する値である最低電圧と上記追加MOSトラン
ジスタのスレツシヨルド電圧との和より小さい値
の、直流電圧であることを特徴とする特許請求の
範囲第２項に記載の論理回路。 ４ 上記追加MOSトランジスタの上記ゲート電
極にある上記信号は、本論理回路の上記出力点の
上記電圧値と同値であることを特徴とする特許請
求の範囲第２項に記載の論理回路。 ５ 上記追加MOSトランジスタの上記ゲート電
極にある上記信号は、上記MOS感知トランジス
タが導電的な時に上記MOS出力トランジスタが
紛れのない明瞭な低レベル信号を供給する最低電
圧と上記追加MOSトランジスタのスレツシヨル
ド電圧との和より小さい電圧値を持つクロツク信
号であり、該クロツク信号の該電圧値は、少なく
とも上記MOS充電トランジスタが導電的な時に
は、更に大きいものであることを特徴とする特許
請求の範囲第２項に記載の論理回路。 ６ 上記クロツク信号の上記電圧値は、上記
MOS充電トランジスタが導電的な時には、上記
動作電圧に等しいことを特徴とする特許請求の範
囲第５項に記載の論理回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19803047222 DE3047222A1 (de) | 1980-12-15 | 1980-12-15 | Verknuepfungsschaltung in 2-phasen-mos-technik |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57124941A JPS57124941A (en) | 1982-08-04 |
| JPH0220019B2 true JPH0220019B2 (ja) | 1990-05-07 |
Family
ID=6119216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200256A Granted JPS57124941A (en) | 1980-12-15 | 1981-12-14 | Logic circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4468575A (ja) |
| EP (1) | EP0054338B1 (ja) |
| JP (1) | JPS57124941A (ja) |
| CA (1) | CA1180063A (ja) |
| DE (2) | DE3047222A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851714A (en) * | 1987-12-11 | 1989-07-25 | American Telephone And Telgraph Company, At&T Bell Laboratories | Multiple output field effect transistor logic |
| US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
| US5389835A (en) * | 1991-04-12 | 1995-02-14 | Hewlett-Packard Company | Vector logic method and dynamic mousetrap logic gate for a self-timed monotonic logic progression |
| RU2132591C1 (ru) * | 1998-04-24 | 1999-06-27 | Институт проблем управления РАН | Каскадное логическое устройство на кмдп транзисторах |
| RU2209508C1 (ru) * | 2002-05-13 | 2003-07-27 | Институт проблем управления им. В.А.Трапезникова РАН | Парафазный логический элемент каскадных устройств на кмдп транзисторах |
| RU2209507C1 (ru) * | 2002-05-13 | 2003-07-27 | Институт проблем управления им. В.А. Трапезникова РАН | Парафазное каскадное логическое устройство на кмдп транзисторах |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3526783A (en) * | 1966-01-28 | 1970-09-01 | North American Rockwell | Multiphase gate usable in multiple phase gating systems |
| US3573487A (en) * | 1969-03-05 | 1971-04-06 | North American Rockwell | High speed multiphase gate |
| US3601627A (en) * | 1970-07-13 | 1971-08-24 | North American Rockwell | Multiple phase logic gates for shift register stages |
| US4040015A (en) * | 1974-04-16 | 1977-08-02 | Hitachi, Ltd. | Complementary mos logic circuit |
| US3982138A (en) * | 1974-10-09 | 1976-09-21 | Rockwell International Corporation | High speed-low cost, clock controlled CMOS logic implementation |
| US4048518A (en) * | 1976-02-10 | 1977-09-13 | Intel Corporation | MOS buffer circuit |
| US4107548A (en) * | 1976-03-05 | 1978-08-15 | Hitachi, Ltd. | Ratioless type MIS logic circuit |
| GB1575741A (en) * | 1977-01-17 | 1980-09-24 | Philips Electronic Associated | Integrated circuits |
| DE3001389A1 (de) * | 1980-01-16 | 1981-07-23 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung in integrierter schaltungstechnik mit feldeffekttransistoren |
-
1980
- 1980-12-15 DE DE19803047222 patent/DE3047222A1/de not_active Withdrawn
-
1981
- 1981-12-09 US US06/328,876 patent/US4468575A/en not_active Expired - Fee Related
- 1981-12-10 CA CA000391974A patent/CA1180063A/en not_active Expired
- 1981-12-14 EP EP81201370A patent/EP0054338B1/de not_active Expired
- 1981-12-14 DE DE8181201370T patent/DE3163929D1/de not_active Expired
- 1981-12-14 JP JP56200256A patent/JPS57124941A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57124941A (en) | 1982-08-04 |
| DE3163929D1 (en) | 1984-07-05 |
| EP0054338A3 (en) | 1983-01-05 |
| DE3047222A1 (de) | 1982-07-15 |
| CA1180063A (en) | 1984-12-27 |
| EP0054338A2 (de) | 1982-06-23 |
| US4468575A (en) | 1984-08-28 |
| EP0054338B1 (de) | 1984-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100347144B1 (ko) | 고전압 발생회로 | |
| EP0030813B1 (en) | Boosting circuits | |
| JPH0585090B2 (ja) | ||
| US4365174A (en) | Pulse counter type circuit for power-up indication | |
| US5166546A (en) | Integrated circuit for generating a reset signal | |
| JPH0159772B2 (ja) | ||
| US4622479A (en) | Bootstrapped driver circuit for high speed applications | |
| JPS6339214A (ja) | 入力バッファ回路 | |
| US4468575A (en) | Logic circuit in 2-phase MOS-technology | |
| JPH023264A (ja) | Ｍｏｓ集積回路への電圧印加回路 | |
| JPH022238B2 (ja) | ||
| US5880630A (en) | Gain stage and offset voltage elimination method | |
| GB1561197A (en) | Electrical circuits | |
| US5426382A (en) | Complementary logic recovered energy circuit | |
| JPS58164092A (ja) | 書込み・読出しｉｃメモリ | |
| US4293780A (en) | Digital integrated semiconductor circuit | |
| US4496852A (en) | Low power clock generator | |
| JPH0159773B2 (ja) | ||
| JP2689628B2 (ja) | ドライバー回路 | |
| JPH0514450B2 (ja) | ||
| SU428556A1 (ru) | Логический элемент на переключателях тока | |
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| JP2754552B2 (ja) | コンパレータ | |
| SU396718A1 (ru) | Регистр сдвига | |
| JP2919187B2 (ja) | 基板電位供給回路 |