JPH0246092Y2 - - Google Patents
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- JPH0246092Y2 JPH0246092Y2 JP8900884U JP8900884U JPH0246092Y2 JP H0246092 Y2 JPH0246092 Y2 JP H0246092Y2 JP 8900884 U JP8900884 U JP 8900884U JP 8900884 U JP8900884 U JP 8900884U JP H0246092 Y2 JPH0246092 Y2 JP H0246092Y2
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 17
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
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Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案は、FET（電界効果トランジスタ）のド
レイン端子およびゲート端子に、それぞれ独立な
電源からバイアス電圧を供給して動作させる高周
波FET増幅器用バイアス回路に関する。
レイン端子およびゲート端子に、それぞれ独立な
電源からバイアス電圧を供給して動作させる高周
波FET増幅器用バイアス回路に関する。
マイクロ波増幅器の増幅素子としてGaAs
FETは既に広く使用されている。このGaAs
FETを動作させるには適当な直流バイアスを加
える必要があるが、その方法として第５図に示す
ように、GaAs FET TRのドレインにのみ電源
電圧＋Ｖを印加しておき、ソース電極に抵抗RS
を接続し、その抵抗RSによるドレイン電流IDの
電圧降下分により相対的にゲート電極に電圧−
VG＝−ID・RSが加わるようにした自己バイア
ス方式と、第６図に示すようにGaAs FET TR
のドレイン電極およびゲート電極にそれぞれ別の
電源よりドレイン電圧＋VD，−VGを供給する２
電源方式がある。
FETは既に広く使用されている。このGaAs
FETを動作させるには適当な直流バイアスを加
える必要があるが、その方法として第５図に示す
ように、GaAs FET TRのドレインにのみ電源
電圧＋Ｖを印加しておき、ソース電極に抵抗RS
を接続し、その抵抗RSによるドレイン電流IDの
電圧降下分により相対的にゲート電極に電圧−
VG＝−ID・RSが加わるようにした自己バイア
ス方式と、第６図に示すようにGaAs FET TR
のドレイン電極およびゲート電極にそれぞれ別の
電源よりドレイン電圧＋VD，−VGを供給する２
電源方式がある。
自己バイアス方式は電源が１個で良い反面、ソ
ース電極を直接ケース等に接続、固定することは
できない。このためGaAs FET TRから発生す
る熱量が大きい中電力以上のマイクロ波増幅器で
は、ソース電極をケース等に直接接続、固定する
ことができ、放熱性の良い２電源方式が主に使用
されている。
ース電極を直接ケース等に接続、固定することは
できない。このためGaAs FET TRから発生す
る熱量が大きい中電力以上のマイクロ波増幅器で
は、ソース電極をケース等に直接接続、固定する
ことができ、放熱性の良い２電源方式が主に使用
されている。
そして、GaAs FET TRを動作させる場合、
特に充分な出力電力を得たい場合には、ドレイン
電流としてドレイン飽和電流IDSSの約1/2の電流
を流せるよう、ゲート電極にバイアス電圧を印加
して使用することが多い。又、GaAs FET TR
の許容電力損失をも考慮して同程度の条件が設定
されている。
特に充分な出力電力を得たい場合には、ドレイン
電流としてドレイン飽和電流IDSSの約1/2の電流
を流せるよう、ゲート電極にバイアス電圧を印加
して使用することが多い。又、GaAs FET TR
の許容電力損失をも考慮して同程度の条件が設定
されている。
ところで、マイクロ波増幅器として動作させる
ためにGaAs FET TRにバイアス電圧を供給す
る場合を考えると、ゲート電極にバイアス電圧−
VGが供給されるより前に、ドレイン電極にバイ
アス電圧＋VDが供給された場合、ドレイン電流
はIDSSとなり、GaAs FET TRに過大な直流電
力が供給されてGaAs FET TRに許容電力損失
を越え、ついにはGaAs FET TRが破損する。
このため２電源方式のFET増幅器ではそのバイ
アス回路にシーケンス制御の機能が要求される。
即ちゲートにバイアス電圧−VGが供給される前
にはドレインにバイアス電圧＋VDが供給されな
いようにする必要がある。
ためにGaAs FET TRにバイアス電圧を供給す
る場合を考えると、ゲート電極にバイアス電圧−
VGが供給されるより前に、ドレイン電極にバイ
アス電圧＋VDが供給された場合、ドレイン電流
はIDSSとなり、GaAs FET TRに過大な直流電
力が供給されてGaAs FET TRに許容電力損失
を越え、ついにはGaAs FET TRが破損する。
このため２電源方式のFET増幅器ではそのバイ
アス回路にシーケンス制御の機能が要求される。
即ちゲートにバイアス電圧−VGが供給される前
にはドレインにバイアス電圧＋VDが供給されな
いようにする必要がある。
この目的で従来用いられてきたバイアス回路を
第７図を用いて説明する。第７図において、ドレ
イン電圧入力端子１は定電圧回路８を介してドレ
イン電極用端子３に接続され、このドレイン電極
用端子３は高周波増幅用FET５のドレインに接
続され、このFET５のソースは接地される。前
記FET５のゲート電極用端子４に接続され、こ
の端子４はゲート電圧入力端子２に接続されると
共にツエナーダイオード６のアノードに接続され
る。このツエナーダイオード６のカソードはスイ
ツチング用FET７のゲートに接続され、この
FET７のドレインは前記定電圧回路８の規準電
圧端子１０に接続される。前記定電圧回路８は同
じ機能を有するICを用いても良い。
第７図を用いて説明する。第７図において、ドレ
イン電圧入力端子１は定電圧回路８を介してドレ
イン電極用端子３に接続され、このドレイン電極
用端子３は高周波増幅用FET５のドレインに接
続され、このFET５のソースは接地される。前
記FET５のゲート電極用端子４に接続され、こ
の端子４はゲート電圧入力端子２に接続されると
共にツエナーダイオード６のアノードに接続され
る。このツエナーダイオード６のカソードはスイ
ツチング用FET７のゲートに接続され、この
FET７のドレインは前記定電圧回路８の規準電
圧端子１０に接続される。前記定電圧回路８は同
じ機能を有するICを用いても良い。
即ち、この回路は定電圧回路において、基準電
圧が低下すると出力電圧も低下することを用いた
もので、ゲート電圧入力端子２の電圧−VIが０
の時、FET７はオン（ON）となり、定電圧回路
８内の基準電圧端子１０の電圧は０となり、定電
圧回路８の働きによりドレイン電極用端子３の電
圧も０となる。前記端子２の電圧−VIが下降す
るとゲート電極用端子４の電圧−VOも下降す
る。同様にツエナーダイオード６のツエナー電圧
とFET７のピンチオフ電圧の和を越えるとFET
７はオフ（OFF）となり、基準電圧端子１０に
は基準電圧素子９により決まる電圧が印加され、
端子３にも同じ電圧＋VOが出力され、GaAs
FET５のドレイン電極にバイアス電圧を供給す
る。このようにして、この回路はシーケンサとし
ての動作をしているが、以下に述べる欠点を有し
ている。
圧が低下すると出力電圧も低下することを用いた
もので、ゲート電圧入力端子２の電圧−VIが０
の時、FET７はオン（ON）となり、定電圧回路
８内の基準電圧端子１０の電圧は０となり、定電
圧回路８の働きによりドレイン電極用端子３の電
圧も０となる。前記端子２の電圧−VIが下降す
るとゲート電極用端子４の電圧−VOも下降す
る。同様にツエナーダイオード６のツエナー電圧
とFET７のピンチオフ電圧の和を越えるとFET
７はオフ（OFF）となり、基準電圧端子１０に
は基準電圧素子９により決まる電圧が印加され、
端子３にも同じ電圧＋VOが出力され、GaAs
FET５のドレイン電極にバイアス電圧を供給す
る。このようにして、この回路はシーケンサとし
ての動作をしているが、以下に述べる欠点を有し
ている。
この回路は基本的には定電圧回路であるため、
端子１と端子３の間に一定以上の電圧降下を生じ
る。このためGaAs FETを多数用いるマイクロ
波増幅器ではそれに伴なう消費電力が増加し、全
体として効率が低下するほか、増加した電力は熱
となるため、放熱板が必要になる等構造が複雑で
重量も重くなる。又、２つの電源が直流的に接続
されるため、もしこの回路に故障が発生した場
合、高価なGaAs FETのみならず、電源も破損
させることが考えられるため保護回路が新たに必
要になる。
端子１と端子３の間に一定以上の電圧降下を生じ
る。このためGaAs FETを多数用いるマイクロ
波増幅器ではそれに伴なう消費電力が増加し、全
体として効率が低下するほか、増加した電力は熱
となるため、放熱板が必要になる等構造が複雑で
重量も重くなる。又、２つの電源が直流的に接続
されるため、もしこの回路に故障が発生した場
合、高価なGaAs FETのみならず、電源も破損
させることが考えられるため保護回路が新たに必
要になる。
本考案は上記の欠点を除去するもので、消費電
力を増加させることなく、簡単で構成でシーケン
ス制御が可能な高周波FET増幅器用バイアス回
路を提供することを目的とする。
力を増加させることなく、簡単で構成でシーケン
ス制御が可能な高周波FET増幅器用バイアス回
路を提供することを目的とする。
本考案は、高周波増幅用FETのゲートに発光
側が接続されたフオトカプラと、このフオトカプ
ラの受光側出力電流により制御されるスイツチン
グ素子とを有し、電源から前記スイツチング素子
を介して前記FETのドレインに供給されるドレ
インバイアス電圧が、前記FETのゲートバイア
ス電圧でスイツチされることを特徴とする高周波
FET増幅器用バイアス回路である。
側が接続されたフオトカプラと、このフオトカプ
ラの受光側出力電流により制御されるスイツチン
グ素子とを有し、電源から前記スイツチング素子
を介して前記FETのドレインに供給されるドレ
インバイアス電圧が、前記FETのゲートバイア
ス電圧でスイツチされることを特徴とする高周波
FET増幅器用バイアス回路である。
以下図面を参照して本考案の実施例を詳細に説
明する。
明する。
第１図は本発明の一実施例を示し、ドレイン電
圧入力端子１はスイツチング用トランジスタ１２
のエミツタに接続されると共に抵抗Ｒ１を介して
トランジスタ１２のベースに接続される。このト
ランジスタ１２のコレクタはドレイン電極用端子
３に接続され、この端子３は高周波増幅用FET
５のドレインに接続され、このFET５のソース
は接地される。前記FET５のゲートはゲート電
極用端子４に接続され、この端子４はゲート電圧
入力端子２に接続される。この端子２はフオトカ
プラ１１の１次側（発光側）及び抵抗１３を介し
て接地される。前記フオトカプラ１１の２次側
（受光側）は抵抗Ｒ２を介して前記トランジスタ
１２のベースに接続される。
圧入力端子１はスイツチング用トランジスタ１２
のエミツタに接続されると共に抵抗Ｒ１を介して
トランジスタ１２のベースに接続される。このト
ランジスタ１２のコレクタはドレイン電極用端子
３に接続され、この端子３は高周波増幅用FET
５のドレインに接続され、このFET５のソース
は接地される。前記FET５のゲートはゲート電
極用端子４に接続され、この端子４はゲート電圧
入力端子２に接続される。この端子２はフオトカ
プラ１１の１次側（発光側）及び抵抗１３を介し
て接地される。前記フオトカプラ１１の２次側
（受光側）は抵抗Ｒ２を介して前記トランジスタ
１２のベースに接続される。
即ち、本回路の特徴はゲート電圧入力端子２の
電圧が０のとき、フオトカプラ１１の１次側に電
流は流れないため、２次側にも電流は流れず、ト
ランジスタ１２はオフになる結果、端子３の電圧
は０になり、ドレイン電極にバイアス電圧は供給
されない。端子２の電圧が下降すると端子４の電
圧も下降すると同時に、フオトカプラ１１の順電
圧を越えるとフオトカプラ１１の１次側に電流が
流れる。それに応じて２次側にも電流が流れるた
めトランジスタ１２はオンとなり、端子１の電圧
が電圧３に出力される。抵抗１３はフオトカプラ
１１の１次側に流れる電流を制御する抵抗であ
る。このようにして、この回路はシーケンサとし
て動作しているが、トランジスタ１２はオフ／オ
ンのスイツチング動作をしているのみであるの
で、オン時の電圧降下および消費電力はほとんど
無視できる。このため特に放熱板等を使う必要が
ないため構造が簡単となるほか、電圧検出素子と
してフオトカプラを用いているため２つの電圧源
間に直流的な接続がなく、もしこの回路に故障が
発生してもGaAs FETや他の回路を破損するこ
とはなく信頼性は高い。
電圧が０のとき、フオトカプラ１１の１次側に電
流は流れないため、２次側にも電流は流れず、ト
ランジスタ１２はオフになる結果、端子３の電圧
は０になり、ドレイン電極にバイアス電圧は供給
されない。端子２の電圧が下降すると端子４の電
圧も下降すると同時に、フオトカプラ１１の順電
圧を越えるとフオトカプラ１１の１次側に電流が
流れる。それに応じて２次側にも電流が流れるた
めトランジスタ１２はオンとなり、端子１の電圧
が電圧３に出力される。抵抗１３はフオトカプラ
１１の１次側に流れる電流を制御する抵抗であ
る。このようにして、この回路はシーケンサとし
て動作しているが、トランジスタ１２はオフ／オ
ンのスイツチング動作をしているのみであるの
で、オン時の電圧降下および消費電力はほとんど
無視できる。このため特に放熱板等を使う必要が
ないため構造が簡単となるほか、電圧検出素子と
してフオトカプラを用いているため２つの電圧源
間に直流的な接続がなく、もしこの回路に故障が
発生してもGaAs FETや他の回路を破損するこ
とはなく信頼性は高い。
第２図〜第４図はこの考案の他の実施例を示す
接続図である。
接続図である。
第２図の例は端子２とフオトカプラ１１の間に
レベルシフト素子としてツエナーダイオード１４
を接続したもので、端子２の電圧がツエナーダイ
オード１４のツエナー電圧とフオトカプラ１１の
順電圧の和を越えた時、トランジスタ１１がオン
になりドレイン電極にバイアス電圧が印加される
ようにしたものである。
レベルシフト素子としてツエナーダイオード１４
を接続したもので、端子２の電圧がツエナーダイ
オード１４のツエナー電圧とフオトカプラ１１の
順電圧の和を越えた時、トランジスタ１１がオン
になりドレイン電極にバイアス電圧が印加される
ようにしたものである。
第３図の例はフオトカプラ１１の１次側に並列
にコンデンサ１５を接続し、抵抗１３との時定数
により電源投入時フオトカプラ１１の１次側に加
わる電圧を遅延させ、結果としてドレイン電極へ
のバイアス電圧をある一定時間遅延させるように
したものである。
にコンデンサ１５を接続し、抵抗１３との時定数
により電源投入時フオトカプラ１１の１次側に加
わる電圧を遅延させ、結果としてドレイン電極へ
のバイアス電圧をある一定時間遅延させるように
したものである。
第４図は端子２と端子４との間にダイオード１
６とコンデンサ１７を接続し、電源しや断後コン
デンサ１７に充電された電圧により一定時間ゲー
ト電極の電圧を保持させた例である。
６とコンデンサ１７を接続し、電源しや断後コン
デンサ１７に充電された電圧により一定時間ゲー
ト電極の電圧を保持させた例である。
なお、上記実施例ではスイツチング素子として
トランジスタを用いて説明したが、これに限らず
例えばMOS形のFET等を用いても良い。
トランジスタを用いて説明したが、これに限らず
例えばMOS形のFET等を用いても良い。
以上述べたように本考案によれば、電圧検出に
フオトカプラを用いたスイツチを用いることによ
り、消費電力が少なく、放熱板等を使う必要がな
いため構成も簡単になる利点を持つほか、電圧検
出素子としてフオトカプラを用いているため、２
つの電圧源間に直流的な接続がなく、もし、この
回路に故障が発生してもFETを破損することは
なく、信頼性が高くなる利点がある。
フオトカプラを用いたスイツチを用いることによ
り、消費電力が少なく、放熱板等を使う必要がな
いため構成も簡単になる利点を持つほか、電圧検
出素子としてフオトカプラを用いているため、２
つの電圧源間に直流的な接続がなく、もし、この
回路に故障が発生してもFETを破損することは
なく、信頼性が高くなる利点がある。
第１図は本考案の一実施例を示す回路図、第２
図〜第４図はそれぞれ本考案の他の実施例を示す
回路図、第５図及び第６図はGaAs FETのバイ
アス供給方法を説明する回路図、第７図は従来の
GaAs FET増幅器用バイアス回路の回路図であ
る。 １……ドレイン電圧入力端子、２……ゲート電
圧入力端子、３……ドレイン電極用端子、４……
ゲート電極用端子、５……高周波増幅用FET、
６，１４……ツエナーダイオード、７……FET、
８……定電圧回路、９……基準電圧素子、１０…
…規準電圧端子、１１……フオトカプラ、１２…
…トランジスタ、１３……抵抗、１５，１７……
コンデンサ、１６……ダイオード。
図〜第４図はそれぞれ本考案の他の実施例を示す
回路図、第５図及び第６図はGaAs FETのバイ
アス供給方法を説明する回路図、第７図は従来の
GaAs FET増幅器用バイアス回路の回路図であ
る。 １……ドレイン電圧入力端子、２……ゲート電
圧入力端子、３……ドレイン電極用端子、４……
ゲート電極用端子、５……高周波増幅用FET、
６，１４……ツエナーダイオード、７……FET、
８……定電圧回路、９……基準電圧素子、１０…
…規準電圧端子、１１……フオトカプラ、１２…
…トランジスタ、１３……抵抗、１５，１７……
コンデンサ、１６……ダイオード。
Claims (1)
- 【実用新案登録請求の範囲】 (1) ドレイン電圧入力端子にスイツチング素子を
介してドレインが接続された高周波増幅用
FETと、このFETのゲートに接続されたゲー
ト電圧入力端子と、このゲート電圧入力端子に
発光側が接続され受光側が前記スイツチング素
子の制御部に接続されたフオトカプラとを具備
することを特徴とする高周波FET増幅器用バ
イアス回路。 (2) 前記フオトカプラの発光側がレベルシフト素
子を介して前記ゲート電圧入力端子に接続され
ていることを特徴とする実用新案登録請求の範
囲第１項記載の高周波FET増幅器用バイアス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8900884U JPS615016U (ja) | 1984-06-15 | 1984-06-15 | 高周波ｆｅｔ増幅器用バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8900884U JPS615016U (ja) | 1984-06-15 | 1984-06-15 | 高周波ｆｅｔ増幅器用バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615016U JPS615016U (ja) | 1986-01-13 |
| JPH0246092Y2 true JPH0246092Y2 (ja) | 1990-12-05 |
Family
ID=30642695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8900884U Granted JPS615016U (ja) | 1984-06-15 | 1984-06-15 | 高周波ｆｅｔ増幅器用バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615016U (ja) |
-
1984
- 1984-06-15 JP JP8900884U patent/JPS615016U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS615016U (ja) | 1986-01-13 |
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