JPH0246591A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0246591A JPH0246591A JP63198316A JP19831688A JPH0246591A JP H0246591 A JPH0246591 A JP H0246591A JP 63198316 A JP63198316 A JP 63198316A JP 19831688 A JP19831688 A JP 19831688A JP H0246591 A JPH0246591 A JP H0246591A
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- JP
- Japan
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- circuit
- address transition
- fuse
- reading
- output
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- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置、特に、内部同期型のスタテ
ィックＲＡＭ型の半導体メモリ装置に関する。
ィックＲＡＭ型の半導体メモリ装置に関する。
従来、この種の半導体メモリ装置、特にアドレス遷移検
出回路を有し、入力アドレス信号が変化するとワンショ
ットパルスを発生し、そのワンショットパルスを内部同
期信号として、読み出し開始と、終了のタイミングを決
定するような内部同期型のスタティックＲＡＭの内部動
作制御回路は、通常第４図のように構成されている。
出回路を有し、入力アドレス信号が変化するとワンショ
ットパルスを発生し、そのワンショットパルスを内部同
期信号として、読み出し開始と、終了のタイミングを決
定するような内部同期型のスタティックＲＡＭの内部動
作制御回路は、通常第４図のように構成されている。
入力されたアドレス信号は、アドレスバッファ１に入力
され、該アドレスバッファ１出力は、アドレス遷移検出
回路２に入力され、アドレス信号が遷移すると、アドレ
ス遷移検出信号として、ワンショットパルスを発生させ
る。
され、該アドレスバッファ１出力は、アドレス遷移検出
回路２に入力され、アドレス信号が遷移すると、アドレ
ス遷移検出信号として、ワンショットパルスを発生させ
る。
そのワンショットパルスは、読み出し開始クロック発生
回路３に入力されると共に、読み出し終了クロック発生
回路４に入力され、それぞれの出力は、ＡＮＤ論理をと
られ、センスアンプ活性化信号、プリチャージ信号、ワ
ード線活性化信号などを発生する内部制御信号（φｉ）
発生回路に接続される。
回路３に入力されると共に、読み出し終了クロック発生
回路４に入力され、それぞれの出力は、ＡＮＤ論理をと
られ、センスアンプ活性化信号、プリチャージ信号、ワ
ード線活性化信号などを発生する内部制御信号（φｉ）
発生回路に接続される。
第５図は、読み出し時のアドレス遷移後のタイミングチ
ャートである。アドレス遷移後、アドレス遷移検出回路
２から、ワンショットパルスが発生し、読み出し開始ク
ロック発生回路３からは、前記ワンショットパルスと逆
相のパルスが出力され、読み出し終了クロック発生回路
４の出力はワンショットパルスのパルス幅を拡げた波形
か出力される。内部制御信号発生回路５には、Ｌｏｗレ
ベルからＨｉｇｈレベルに立上るタイミングは読み出し
開始クロックの立上りで決まり、ＨｉｇｈレベルからＬ
ｏｗレベルに立下るタイミングが、読み出し終了り白ツ
クの立上りで決まるような信号が入力され、この入力信
号と同相の制御信号φｉが発生される。
ャートである。アドレス遷移後、アドレス遷移検出回路
２から、ワンショットパルスが発生し、読み出し開始ク
ロック発生回路３からは、前記ワンショットパルスと逆
相のパルスが出力され、読み出し終了クロック発生回路
４の出力はワンショットパルスのパルス幅を拡げた波形
か出力される。内部制御信号発生回路５には、Ｌｏｗレ
ベルからＨｉｇｈレベルに立上るタイミングは読み出し
開始クロックの立上りで決まり、ＨｉｇｈレベルからＬ
ｏｗレベルに立下るタイミングが、読み出し終了り白ツ
クの立上りで決まるような信号が入力され、この入力信
号と同相の制御信号φｉが発生される。
アドレス変化後制御信号φｉがＬｏｗの期間は、ディジ
ット線負荷回路６及びデータバス負荷回路７が駆動し、
デイジット線及びデータバス線がプリチャージされると
共に、ワード線駆動回路８はリセットされ、全てのワー
ド線は下降している。また、この時センスアンプ９もリ
セットされ、データラッチ回路１０に保持された全サイ
クルでの読み出しデータが出力バッファ回路１１を介し
て、外部に出力されている。
ット線負荷回路６及びデータバス負荷回路７が駆動し、
デイジット線及びデータバス線がプリチャージされると
共に、ワード線駆動回路８はリセットされ、全てのワー
ド線は下降している。また、この時センスアンプ９もリ
セットされ、データラッチ回路１０に保持された全サイ
クルでの読み出しデータが出力バッファ回路１１を介し
て、外部に出力されている。
制御信号φｉがＬｏｗからＨｉｇｈに変化すると、デイ
ジット線及びデータバスのプリチャージが終了し、Ｘデ
コーダの出力信号に対応したワード線が上昇し、メモリ
セルからデイジット線へ情報が伝達される。
ジット線及びデータバスのプリチャージが終了し、Ｘデ
コーダの出力信号に対応したワード線が上昇し、メモリ
セルからデイジット線へ情報が伝達される。
更に、Ｙデコーダの出力信号により唯一選択されたデイ
ジット線の情報が行選択トランジスタを介してデータバ
ス線へ伝達される。制御信号φｉのＬｏｗからＨｉｇｈ
の変化を受けて、センスアンプ９も活性化され、増巾信
号を出力し、正規読み出しデータをデータラッチ回路１
０に書き込むと同時に、出力バッファ回路１１を介して
読み出しデータを出力端子に出力する。
ジット線の情報が行選択トランジスタを介してデータバ
ス線へ伝達される。制御信号φｉのＬｏｗからＨｉｇｈ
の変化を受けて、センスアンプ９も活性化され、増巾信
号を出力し、正規読み出しデータをデータラッチ回路１
０に書き込むと同時に、出力バッファ回路１１を介して
読み出しデータを出力端子に出力する。
データラッチ回路１０に書き込みが完了すると再び制御
信号φｉはＨｉ ｇｈからＬｏｗへ変化し、デイジット
線とデータバス線は、プリチャージ状態に入るとともに
、ワード線は全て下降し、センスアンプもリセットされ
る。
信号φｉはＨｉ ｇｈからＬｏｗへ変化し、デイジット
線とデータバス線は、プリチャージ状態に入るとともに
、ワード線は全て下降し、センスアンプもリセットされ
る。
上述した従来の半導体メモリ装置は、内部同期型のスタ
ティックＲＡＭの読み出し動作の時、アドレスが遷移後
、出力バッファ回路からの出力が、正規読み出しデータ
でなく誤りの読み出しデータであった場合、何らかの原
因でデータの伝送に遅れを生じたため、内部動作制御信
号φｉがＨｉｇｈとなる期間、すなわち内部的に読み出
し動作状態になっている期間内で、データラッチ回路に
正規読み出しデータを伝達できないために生じた不具合
であるのか、メモリセル自体に誤った情報が保持されて
しまっていたのかの区別がつきにくいという欠点がある
。
ティックＲＡＭの読み出し動作の時、アドレスが遷移後
、出力バッファ回路からの出力が、正規読み出しデータ
でなく誤りの読み出しデータであった場合、何らかの原
因でデータの伝送に遅れを生じたため、内部動作制御信
号φｉがＨｉｇｈとなる期間、すなわち内部的に読み出
し動作状態になっている期間内で、データラッチ回路に
正規読み出しデータを伝達できないために生じた不具合
であるのか、メモリセル自体に誤った情報が保持されて
しまっていたのかの区別がつきにくいという欠点がある
。
本発明の目的は、アドレス変化後読み出し動作期間が内
部同期信号によっである一定期間に限定される方式から
アドレス変化が生じない限り、読み出し動作状態を保持
するような方式に切り換えることが容易に可能であり、
装置に読み出しの不具合が生じた場合、上述した切り換
えを行うことにより、不具合の原因がメモリセル自体の
誤記憶であるのか、データの伝達時間の遅れによるもの
かを区別することができるという半導体メモリ装置を提
供することにある。
部同期信号によっである一定期間に限定される方式から
アドレス変化が生じない限り、読み出し動作状態を保持
するような方式に切り換えることが容易に可能であり、
装置に読み出しの不具合が生じた場合、上述した切り換
えを行うことにより、不具合の原因がメモリセル自体の
誤記憶であるのか、データの伝達時間の遅れによるもの
かを区別することができるという半導体メモリ装置を提
供することにある。
本発明の半導体メモリ装置は、アドレス遷移後、アドレ
ス遷移検出回路によって発生されたアドレス遷移検出信
号を内部同期信号として内部動作を行う、内部同期型の
スタティックＲＡＭにおいて、アドレス遷移後、読み出
し動作時間が内部同期信号によっである一定期間に限定
される手段から、アドレス遷移が生じない限り読み出し
動作状態を保持するような手段への切り換えを行うヒユ
ーズを有する、フリップフロップとを含んで構成される
。
ス遷移検出回路によって発生されたアドレス遷移検出信
号を内部同期信号として内部動作を行う、内部同期型の
スタティックＲＡＭにおいて、アドレス遷移後、読み出
し動作時間が内部同期信号によっである一定期間に限定
される手段から、アドレス遷移が生じない限り読み出し
動作状態を保持するような手段への切り換えを行うヒユ
ーズを有する、フリップフロップとを含んで構成される
。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の内部動作制御回路であ
る。本実施例の従来例との相違点は、読み出し終了クロ
ックの発生を禁止する方法として、半導体メモリ装置と
同一チップ上に、ヒユーズＦを含んだプログラム回路１
２が付加されている点であり、ヒユーズＦが未切断時に
は、従来と同様に読み出し終了クロックを発生し、ヒユ
ーズＦが切断時には、読み出し終了クロックの発生を禁
止する。
る。本実施例の従来例との相違点は、読み出し終了クロ
ックの発生を禁止する方法として、半導体メモリ装置と
同一チップ上に、ヒユーズＦを含んだプログラム回路１
２が付加されている点であり、ヒユーズＦが未切断時に
は、従来と同様に読み出し終了クロックを発生し、ヒユ
ーズＦが切断時には、読み出し終了クロックの発生を禁
止する。
プログラム回路１２は、ヒユーズＦを付加とし、Ｎｃｈ
ＭＯＳ ＦＥＴＱをドライバーとしたインバータ
と第１のＣＭＯＳインバータ１３で構成されるフリップ
フロップ回路およびＮＯＲ回路１４と第２のＣＭＯＳイ
ンバータ１５で構成される。
ＭＯＳ ＦＥＴＱをドライバーとしたインバータ
と第１のＣＭＯＳインバータ１３で構成されるフリップ
フロップ回路およびＮＯＲ回路１４と第２のＣＭＯＳイ
ンバータ１５で構成される。
以下に本回路の動作について説明する。
ヒユーズＦが未切断時には、フリップフロップ回路の出
力端ＡはＬｏｗレベルに固定される。したがってＮＯＲ
回路１４の出力は常にアドレス遷移検出回路２の出力と
逆相の信号を発生し、Ｎ。
力端ＡはＬｏｗレベルに固定される。したがってＮＯＲ
回路１４の出力は常にアドレス遷移検出回路２の出力と
逆相の信号を発生し、Ｎ。
Ｒ回路１４に縦続接続されたＣＭＯＳインバータ１５の
出力は、アドレス遷移検出回路２の出力と同相の信号を
、読み出し終了クロック発生回路４の入力信号として発
生する。従って、プログラム回路１２のヒユーズＦが未
切断時には、従来と同様な内部動作を行う。
出力は、アドレス遷移検出回路２の出力と同相の信号を
、読み出し終了クロック発生回路４の入力信号として発
生する。従って、プログラム回路１２のヒユーズＦが未
切断時には、従来と同様な内部動作を行う。
次にヒユーズＦ切断時の場合について説明する。第２図
にこの時のタイミングチャートを示す。
にこの時のタイミングチャートを示す。
ヒユーズＦ切断時は、フリップフロップ回路の出力端Ａ
は、Ｈｉｇｈレベルに固定され、ＮＯＲ回路１４の出力
は、アドレス遷移検出回路２の出力信号に依らず常にＬ
ｏｗレベルに固定され、読み出し終了クロック発生回路
４の入力信号、出力信号は共にＨｉｇｈレベルとなる。
は、Ｈｉｇｈレベルに固定され、ＮＯＲ回路１４の出力
は、アドレス遷移検出回路２の出力信号に依らず常にＬ
ｏｗレベルに固定され、読み出し終了クロック発生回路
４の入力信号、出力信号は共にＨｉｇｈレベルとなる。
その結果、内部動作制御信号発生回路５の出力である制
御信号φｉは、読み出し開始クロックのみで決定され、
読み出し開始クロックと同相の信号となる。
御信号φｉは、読み出し開始クロックのみで決定され、
読み出し開始クロックと同相の信号となる。
この場合、本発明の半導体メモリ装置の動作としては、
アドレス変化後、読み出し開始クロックで決定された制
御信号φｉがＬｏｗの期間でプリチャージが行われ、そ
の後制御信号φｉがＬｏｗからＨｉｇｈに変化すると選
択されたワード線が上昇し、センスアンプが活性化され
読み出し動作が開始する。
アドレス変化後、読み出し開始クロックで決定された制
御信号φｉがＬｏｗの期間でプリチャージが行われ、そ
の後制御信号φｉがＬｏｗからＨｉｇｈに変化すると選
択されたワード線が上昇し、センスアンプが活性化され
読み出し動作が開始する。
読み出し終了クロックが禁止されているため、読み出し
動作状態は、次にアドレスか変化し、再び制御信号φｉ
がＬｏｗになるまで続く。従って、何らかの原因でデー
タの伝送に遅れが生じた場合でも、最終的には正しい情
報を出力端子に伝達することができる。
動作状態は、次にアドレスか変化し、再び制御信号φｉ
がＬｏｗになるまで続く。従って、何らかの原因でデー
タの伝送に遅れが生じた場合でも、最終的には正しい情
報を出力端子に伝達することができる。
第３図（ａ）、（ｂ）は本発明の第２の実施例の回路図
である。
である。
第１の実施例と異なる点は、プログラム回路１２の出力
が入力されるＮＯＲ回路１４の入力端を前記プログラム
回路の出力のかわりに、アルミニウム配線を二進りにし
てＶ ｃ ｃ ＋ Ｇ Ｎ Ｄに接続した時は、従来例
と同様な動作をし、■ｃｃに接続した時は、ヒユーズを
切断した場合と同様な動作となる。
が入力されるＮＯＲ回路１４の入力端を前記プログラム
回路の出力のかわりに、アルミニウム配線を二進りにし
てＶ ｃ ｃ ＋ Ｇ Ｎ Ｄに接続した時は、従来例
と同様な動作をし、■ｃｃに接続した時は、ヒユーズを
切断した場合と同様な動作となる。
以上説明した様に本発明は、アドレス変化後、読み出し
動作期間が内部同期信号によって、ある一定期間に限定
される方式から、アドレス変化が生じない限り、読み出
し動作状態を保持するような方式に切り換えることによ
り、半導体メモリ装置の読み出しの不具合が生じた場合
、不具合の原因がメモリセル自体の誤記憶であるのか、
読み出しデータの伝達時間の遅れによるものかを判断で
きる効果がある。
動作期間が内部同期信号によって、ある一定期間に限定
される方式から、アドレス変化が生じない限り、読み出
し動作状態を保持するような方式に切り換えることによ
り、半導体メモリ装置の読み出しの不具合が生じた場合
、不具合の原因がメモリセル自体の誤記憶であるのか、
読み出しデータの伝達時間の遅れによるものかを判断で
きる効果がある。
第１図は、本発明の第１の実施例を示す回路図、第２図
は、第１図のヒユーズ切断時のタイミングチャート、第
３図（ａ）、（ｂ）は、本発明の第２の実施例を示す回
路図、第４図は、従来例の一例を示すブロック図、第５
図は、第４図の動作を示すタイミングチャートである。 １・・・アドレスバッファ、２・・・アドレス遷移検出
回路、３・・・読み出し開始クロック発生回路、４・・
・読み出し終了クロック発生回路、５・・・内部動作制
御信号発生回路、１２・・・プログラム回路、１３・・
・インバータ、１４・・・ＮＯＲ回路、１５・・・イン
バータ、 Ｆ・・・ヒユーズ、Ｑ・・・Ｎチャネル間Ｏ８ＦＥＴ、
φｉ・・・制御信号。
は、第１図のヒユーズ切断時のタイミングチャート、第
３図（ａ）、（ｂ）は、本発明の第２の実施例を示す回
路図、第４図は、従来例の一例を示すブロック図、第５
図は、第４図の動作を示すタイミングチャートである。 １・・・アドレスバッファ、２・・・アドレス遷移検出
回路、３・・・読み出し開始クロック発生回路、４・・
・読み出し終了クロック発生回路、５・・・内部動作制
御信号発生回路、１２・・・プログラム回路、１３・・
・インバータ、１４・・・ＮＯＲ回路、１５・・・イン
バータ、 Ｆ・・・ヒユーズ、Ｑ・・・Ｎチャネル間Ｏ８ＦＥＴ、
φｉ・・・制御信号。
Claims (1)
- アドレス遷移後、アドレス遷移検出回路によって発生さ
れたアドレス遷移検出信号を内部同期信号として内部動
作を行う、内部同期型のスタティックＲＡＭにおいて、
アドレス遷移後、読み出し動作時間が内部同期信号によ
ってある一定期間に限定される手段から、アドレス遷移
が生じない限り読み出し動作状態を保持するような手段
への切り換えを行うヒューズを有する、フリップフロッ
プを含むことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198316A JPH0246591A (ja) | 1988-08-08 | 1988-08-08 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198316A JPH0246591A (ja) | 1988-08-08 | 1988-08-08 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246591A true JPH0246591A (ja) | 1990-02-15 |
Family
ID=16389096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198316A Pending JPH0246591A (ja) | 1988-08-08 | 1988-08-08 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447600A (ja) * | 1990-06-14 | 1992-02-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-08-08 JP JP63198316A patent/JPH0246591A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447600A (ja) * | 1990-06-14 | 1992-02-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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