JPH0447600A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0447600A JPH0447600A JP2157919A JP15791990A JPH0447600A JP H0447600 A JPH0447600 A JP H0447600A JP 2157919 A JP2157919 A JP 2157919A JP 15791990 A JP15791990 A JP 15791990A JP H0447600 A JPH0447600 A JP H0447600A
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- Japan
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- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関するものである。
第２図は従来のＲＯＭ（読み出し専用メモ）：Ｒ＠ａｃ
Ｌ ０ｎｌｙ Ｍ＠ｍｏｒｙ ） の回路構成を示す
ブロック図である。図において％ （１） ｅ （２）
はアドレス入力バツ７アでＸ方向アドレス入力端子ｊ（
ムＯＳ４！！ ）！方向アドレス入力端子＠（ｎｏ−Ｂ
ｎ）からアドレス入力信号を受けるものであシ、アドレ
ス入力バッファ（１）はアドレス入力信号のうち！方向
アドレスヲ受ケ、アドレス入力バッファ（２）はアドレ
ス入力信号のうち！方向アドレスを受ける。（３）はＸ
デコーダであり、アドレスバッファ（２）と接続してい
てその出力を！ゲート回路（８）に送っている。（４）
はＸデコーダでアドレス入力バッファ（１）と接続して
いる。Ｘデコーダ（４）の出力はメモリトランジスタ（
５）のワードライン（６）Ｋ接続している。メモリトラ
ンジスタ（５）はソースをＧＮＤに接地し、ドレインを
ピットライン（９）を通じて！ゲート回路（８）に接続
している。■はアドレス遷移検出（ムｊａｒ・口Ｔｙａ
ｎｓｉｔｉｏｎ Ｄ＠ｔ＊ａｔｏｒ 、以下ムＴＤとい
う）回路であり、アドレスが切り換わるごとにパルスを
発生しセンスアンプ＠に送っている０センスアンプ＠Ｆ
ｉｒゲ一ト回路（８）からの出力ノードαＧに受けて、
記憶情報を判断するものであシ、センスアンプの出力ω
を出力バッファ（至）に送っている。
Ｌ ０ｎｌｙ Ｍ＠ｍｏｒｙ ） の回路構成を示す
ブロック図である。図において％ （１） ｅ （２）
はアドレス入力バツ７アでＸ方向アドレス入力端子ｊ（
ムＯＳ４！！ ）！方向アドレス入力端子＠（ｎｏ−Ｂ
ｎ）からアドレス入力信号を受けるものであシ、アドレ
ス入力バッファ（１）はアドレス入力信号のうち！方向
アドレスヲ受ケ、アドレス入力バッファ（２）はアドレ
ス入力信号のうち！方向アドレスを受ける。（３）はＸ
デコーダであり、アドレスバッファ（２）と接続してい
てその出力を！ゲート回路（８）に送っている。（４）
はＸデコーダでアドレス入力バッファ（１）と接続して
いる。Ｘデコーダ（４）の出力はメモリトランジスタ（
５）のワードライン（６）Ｋ接続している。メモリトラ
ンジスタ（５）はソースをＧＮＤに接地し、ドレインを
ピットライン（９）を通じて！ゲート回路（８）に接続
している。■はアドレス遷移検出（ムｊａｒ・口Ｔｙａ
ｎｓｉｔｉｏｎ Ｄ＠ｔ＊ａｔｏｒ 、以下ムＴＤとい
う）回路であり、アドレスが切り換わるごとにパルスを
発生しセンスアンプ＠に送っている０センスアンプ＠Ｆ
ｉｒゲ一ト回路（８）からの出力ノードαＧに受けて、
記憶情報を判断するものであシ、センスアンプの出力ω
を出力バッファ（至）に送っている。
出力バッフアミ３／Ｉｉセンスアンプυを介して得６れ
た所定のメモリトランジスタ（５）のメモリ情報（５１
ケか４ｇ＃）を出力端子勿（Ｄｏ 〜ＤＫ ＞よりａ力
する。またムＴＤ回路但の具体的回路の回路ｅを第３図
に示す０ムＯの出力＆０からＢｎの出力ｂ！ｌｔ″１が
各々の回路槙を作シ、その出力＆ｔｌｌ＆Ｑから＆ｔｄ
ｂ２１ｔでがＭｏ１回路（２）に入力され、その出力側
ｔでム！ｐを作っている。ＭｏＩＬ回路晒回路−ドトラ
ンジスターのゲート入力信号αは常に％Ｈ＃レベルが出
るように設定されている。
た所定のメモリトランジスタ（５）のメモリ情報（５１
ケか４ｇ＃）を出力端子勿（Ｄｏ 〜ＤＫ ＞よりａ力
する。またムＴＤ回路但の具体的回路の回路ｅを第３図
に示す０ムＯの出力＆０からＢｎの出力ｂ！ｌｔ″１が
各々の回路槙を作シ、その出力＆ｔｌｌ＆Ｑから＆ｔｄ
ｂ２１ｔでがＭｏ１回路（２）に入力され、その出力側
ｔでム！ｐを作っている。ＭｏＩＬ回路晒回路−ドトラ
ンジスターのゲート入力信号αは常に％Ｈ＃レベルが出
るように設定されている。
次に動作について説明する。まずＸ方向アドレス入力端
子ω（ムＯ〜ムｍ）に入力したアドレス入ブ信号は！方
向アドレスであり、アドレス入カバ２７ア（１）によっ
て増幅及び波形整形され、Ｘデコーダ（４）Ｋ伝達され
る＠同様に！方向アドレス人力燗子■（ＢＯＭ−／！ｌ
！ｌ ）に入力したアドレス入力信号は！方向アドレス
であり、アドレス入力バツ７ア（２）ニよって増幅及び
波形整形されてＸデコーダ（３）に５達される。Ｘデコ
ーダ（４）によって所定のワードライン（６）が選択さ
れる０！デコーダ（３）はＸデコーダ（４）がワードラ
イン（６）を選択するのとほぼ同時に！ゲート回路（８
）を通じて所定のビットライン（９）を選択する。この
選択されたビットライン（９）だけが！ゲート回路（８
）を選じてセンスアンプ（２）と導通する。
子ω（ムＯ〜ムｍ）に入力したアドレス入ブ信号は！方
向アドレスであり、アドレス入カバ２７ア（１）によっ
て増幅及び波形整形され、Ｘデコーダ（４）Ｋ伝達され
る＠同様に！方向アドレス人力燗子■（ＢＯＭ−／！ｌ
！ｌ ）に入力したアドレス入力信号は！方向アドレス
であり、アドレス入力バツ７ア（２）ニよって増幅及び
波形整形されてＸデコーダ（３）に５達される。Ｘデコ
ーダ（４）によって所定のワードライン（６）が選択さ
れる０！デコーダ（３）はＸデコーダ（４）がワードラ
イン（６）を選択するのとほぼ同時に！ゲート回路（８
）を通じて所定のビットライン（９）を選択する。この
選択されたビットライン（９）だけが！ゲート回路（８
）を選じてセンスアンプ（２）と導通する。
Ｘデコーダ（４）及びＸデコーダ（３）によって選択さ
れたワードライン（６）とビットライン（９）とによっ
てメモリアレイの中から唯一っのメモリトランジスタ（
５）が選択され、メモリトランジスタ（５）のメモリ情
報が！ゲート回路（８）、センスアンプ（２）、出力バ
ッ７ア■を通じて読み出される。
れたワードライン（６）とビットライン（９）とによっ
てメモリアレイの中から唯一っのメモリトランジスタ（
５）が選択され、メモリトランジスタ（５）のメモリ情
報が！ゲート回路（８）、センスアンプ（２）、出力バ
ッ７ア■を通じて読み出される。
ところでＸ方向アドレス入力端子ω（ム０〜ムｍ）及び
ｒ方向アドレス入力端子＠ （Ｂｏ−Ｂ２１＞から入力
されるアドレス入力信号に対してｄＤｏ〜Ｄｙの各ビッ
トで表わされる１７−ドのデータ信号が同時に読み出さ
れ、普通の場合１ワードがＩＩ数ビットによって構成さ
れているのであるがここではそのｌワード中の１ビツト
に関する回路だけを示してあシ、メモリトランジスタ（
５）、ビットライン（９）。
ｒ方向アドレス入力端子＠ （Ｂｏ−Ｂ２１＞から入力
されるアドレス入力信号に対してｄＤｏ〜Ｄｙの各ビッ
トで表わされる１７−ドのデータ信号が同時に読み出さ
れ、普通の場合１ワードがＩＩ数ビットによって構成さ
れているのであるがここではそのｌワード中の１ビツト
に関する回路だけを示してあシ、メモリトランジスタ（
５）、ビットライン（９）。
センスアンプ（１２，ａｔカバツ７アＯは１ワードのビ
ット数だけ並列に設けられているがこれらは省略しであ
る。選択されたメモリトランジスタ（５）は書き込まれ
ているメモリ情報が％１＃の場合、ビットライン（９）
とＧｌｌＩｌ間が導通し、メモリ情報が１０＃の場合は
非導通のまま保たれる。ビットライン（９）が接地され
たか否かの情報がセンスアンプ（２）で検出され、その
検出に応じて％１ヶまたは％。
ット数だけ並列に設けられているがこれらは省略しであ
る。選択されたメモリトランジスタ（５）は書き込まれ
ているメモリ情報が％１＃の場合、ビットライン（９）
とＧｌｌＩｌ間が導通し、メモリ情報が１０＃の場合は
非導通のまま保たれる。ビットライン（９）が接地され
たか否かの情報がセンスアンプ（２）で検出され、その
検出に応じて％１ヶまたは％。
Ｉの信′号が出力バツ７アロに入力され、増幅及び波形
整形された後、信号Ｄｏとして出方される。信号ＤＯは
Ｘ方向アドレス信号（ム０〜ム思）及びＸ方向アドレス
信号（ＢｏｗＢｎ ）によって決定される１ワードの信
号（Ｄｏ〜Ｄｙ ）のうちの１つのビットを示したもＯ
であシ、他のビットについては先に説明したように図示
されていない他の回路を経て出力される〇 ここでムＴＤ回路■は第３図に示す回路になっており、
Ｘ方向アドレス入力信号（ム０〜ムｎ）、Ｙ方向アドレ
ス入力信号（）ｏ〜Ｂｍ）のうち１つでも信号が町ルべ
μから５Ｌ中レベル又は％Ｌ＃レベルから１Ｈ＃レベル
に切りがわると、′Ｌ＃バ〜ス信号がムＴＤとして出力
される。この信号がセンスアンプＵＫ入力される。すな
わち、仁の信号ムＴＤパルスが印加されると、センスア
ンプυの入力のノードＱｌ）及びセンスアンプの用カー
がそれぞれ記憶情報ゞ１＃ １０′に対１７て出力す
る’ ””ｌ’ ＩＪｌｏｌｌ ｔ ＭｌｏＴＪｙ Ｎ
１６１１ 、ＩＪ１４Ｌのそれぞれ中間の電位Ｍ１ｏｍ
＋Ｍ１ｏｘｒ ／２ ＃ Ｍ１ｈａ十Ｎ１ｂ′Ｌ／ｌに
プリチャージされる。このような状態にセンスアンプ（
財）をしておき、通常のアドレス入力信号に応じてメモ
リトランジスタ（５）が選択され、メモリｆ’ｌ報が読
み出され始まると、メモリ情報が嘩０＃から４１ケまた
は令１＃から％０＃へ切シがゎったとしても、ノードａ
ＯはあらかじＴｏ Ｎ１０ｔ＋ＮｊＯＬ７２ ｉｃプリ
チャージされているので、メモリ情報に応じてノードα
Ｇが変化したらすぐにそれを認識しセンスアンプ（Ｌ２
は動作し始める。またセンスアンプ（２）の出力もあら
かじめｗ１ｂｄＮ１ｂＬ７２ Ｋプリチャージされてい
るからセンスアンプυが少しでも変化すると、すぐに認
識し動作し始める。結局ノードαａ１センスアンプの出
力ωとも、ム！ｐ信号を用いることＫよシ信す変化がｈ
１←％Ｌ傘ではなく、ＮｆｏＬ＋Ｎ１０１１ から
−夕もしくはＮ１ｏｚ＋Ｎ１ｏ！Ｉ、／！！／２ から４ｈ″Ｌ′と通常の半分で’ Ｈ＃ ／％Ｌ？を認
識でき、アクセスタイムを高速にできるということから
使用されていた。
整形された後、信号Ｄｏとして出方される。信号ＤＯは
Ｘ方向アドレス信号（ム０〜ム思）及びＸ方向アドレス
信号（ＢｏｗＢｎ ）によって決定される１ワードの信
号（Ｄｏ〜Ｄｙ ）のうちの１つのビットを示したもＯ
であシ、他のビットについては先に説明したように図示
されていない他の回路を経て出力される〇 ここでムＴＤ回路■は第３図に示す回路になっており、
Ｘ方向アドレス入力信号（ム０〜ムｎ）、Ｙ方向アドレ
ス入力信号（）ｏ〜Ｂｍ）のうち１つでも信号が町ルべ
μから５Ｌ中レベル又は％Ｌ＃レベルから１Ｈ＃レベル
に切りがわると、′Ｌ＃バ〜ス信号がムＴＤとして出力
される。この信号がセンスアンプＵＫ入力される。すな
わち、仁の信号ムＴＤパルスが印加されると、センスア
ンプυの入力のノードＱｌ）及びセンスアンプの用カー
がそれぞれ記憶情報ゞ１＃ １０′に対１７て出力す
る’ ””ｌ’ ＩＪｌｏｌｌ ｔ ＭｌｏＴＪｙ Ｎ
１６１１ 、ＩＪ１４Ｌのそれぞれ中間の電位Ｍ１ｏｍ
＋Ｍ１ｏｘｒ ／２ ＃ Ｍ１ｈａ十Ｎ１ｂ′Ｌ／ｌに
プリチャージされる。このような状態にセンスアンプ（
財）をしておき、通常のアドレス入力信号に応じてメモ
リトランジスタ（５）が選択され、メモリｆ’ｌ報が読
み出され始まると、メモリ情報が嘩０＃から４１ケまた
は令１＃から％０＃へ切シがゎったとしても、ノードａ
ＯはあらかじＴｏ Ｎ１０ｔ＋ＮｊＯＬ７２ ｉｃプリ
チャージされているので、メモリ情報に応じてノードα
Ｇが変化したらすぐにそれを認識しセンスアンプ（Ｌ２
は動作し始める。またセンスアンプ（２）の出力もあら
かじめｗ１ｂｄＮ１ｂＬ７２ Ｋプリチャージされてい
るからセンスアンプυが少しでも変化すると、すぐに認
識し動作し始める。結局ノードαａ１センスアンプの出
力ωとも、ム！ｐ信号を用いることＫよシ信す変化がｈ
１←％Ｌ傘ではなく、ＮｆｏＬ＋Ｎ１０１１ から
−夕もしくはＮ１ｏｚ＋Ｎ１ｏ！Ｉ、／！！／２ から４ｈ″Ｌ′と通常の半分で’ Ｈ＃ ／％Ｌ？を認
識でき、アクセスタイムを高速にできるということから
使用されていた。
従来の１０１回路は以上のように構成されているので、
そのムτｐ回路は第３図に示すように容量を用いた遅延
回路によりパルス幅を決定していた。したがって、プロ
セスの変動などＫより、ムＴＤが正常に動作しないとい
う問題点があった。
そのムτｐ回路は第３図に示すように容量を用いた遅延
回路によりパルス幅を決定していた。したがって、プロ
セスの変動などＫより、ムＴＤが正常に動作しないとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たものであり、ムＴＤ回路を使用するか使用しないかを
外部から制御できる装置を得ることを目的としている。
たものであり、ムＴＤ回路を使用するか使用しないかを
外部から制御できる装置を得ることを目的としている。
この発明に係る半導体記憶装置はムＴＤ回路の使用を外
部から制御できるようにしたものである０〔作用〕 この発明におけるム？Ｄ回路は、その使用を内部くもっ
た記憶素子で記憶し、その記憶素子への情報の書込みは
外部より行えるようにする。
部から制御できるようにしたものである０〔作用〕 この発明におけるム？Ｄ回路は、その使用を内部くもっ
た記憶素子で記憶し、その記憶素子への情報の書込みは
外部より行えるようにする。
以下、この発明に係る半導体記憶装置の一実施例を図に
ついて説明する。第１図はｎｏｖ回路に使用するムＴＤ
回路の回路図である。図においてＵ、ａＳは第３図の従
来例に示したものと同等であるので説明を省略する。卸
はムＴＤ回路０を使用するか否かを記憶する記憶索子、
（２）は記憶素子αりの出力、■はヒユーズである。
ついて説明する。第１図はｎｏｖ回路に使用するムＴＤ
回路の回路図である。図においてＵ、ａＳは第３図の従
来例に示したものと同等であるので説明を省略する。卸
はムＴＤ回路０を使用するか否かを記憶する記憶索子、
（２）は記憶素子αりの出力、■はヒユーズである。
次に動作について説明する。通常側もしなければムＴＤ
回路■の使用可否の記憶素子節の出力（至）は４ Ｌ
Ｉレベルを出力するので、ムＴＤの発生回路は従来の動
作と全く同一であシ、Ｊ、ＴＤ回路Ｕを使用して回路は
動作する。一方ムＴＤ回路■を使用した為に正常動作が
行なわれずムＴＤ回路０の使用を中止する際にはヒユー
ズ（至）を切断する。
回路■の使用可否の記憶素子節の出力（至）は４ Ｌ
Ｉレベルを出力するので、ムＴＤの発生回路は従来の動
作と全く同一であシ、Ｊ、ＴＤ回路Ｕを使用して回路は
動作する。一方ムＴＤ回路■を使用した為に正常動作が
行なわれずムＴＤ回路０の使用を中止する際にはヒユー
ズ（至）を切断する。
すると、そのムＴｌ）回路０使用可否の記憶素子側の出
力側はｈ２レペ〜を出力するので、ＮＯＲ回路＠の入力
は全てＳ Ｌ ？レベルとなりアドレスが遷位し回路Ｕ
の出力に４ ｐ ＃パルスが発生してもムτｐ出力は’
Ｌ’パ）ｖスが発生せず常にゞＨ’ｖべ）ｖが出力され
る。そうしてセンスアンプ（２）はＡＴＩ）回路■の影
響を受けなくなる。
力側はｈ２レペ〜を出力するので、ＮＯＲ回路＠の入力
は全てＳ Ｌ ？レベルとなりアドレスが遷位し回路Ｕ
の出力に４ ｐ ＃パルスが発生してもムτｐ出力は’
Ｌ’パ）ｖスが発生せず常にゞＨ’ｖべ）ｖが出力され
る。そうしてセンスアンプ（２）はＡＴＩ）回路■の影
響を受けなくなる。
なお上記実施例では、Ａ？Ｄ回路０使用可否の記憶素子
０にヒユーズ（至）を用いたが、ＡＴ１１回路■回路可
使用可否素子節には、ＵＰＲＯＭ （Ｕｎ＠ｒａｓａｂ
ｌｅ Ｐｒｏｇｒａｍａｂｌｅ ！ｆａ６０−ｎ１ｙ
Ｍｅｍｏｒｙ ） を用いてもよい。
０にヒユーズ（至）を用いたが、ＡＴ１１回路■回路可
使用可否素子節には、ＵＰＲＯＭ （Ｕｎ＠ｒａｓａｂ
ｌｅ Ｐｒｏｇｒａｍａｂｌｅ ！ｆａ６０−ｎ１ｙ
Ｍｅｍｏｒｙ ） を用いてもよい。
以上のようにこの発明によれば、ムＴｌ）回路の使用可
否を外部から制御できるようにしたので、プロセスの変
動等によｔ）ｈｒＤ回路が正常に動作しないものにおい
てもムＴＤ回路を使用しないようにして、正常に動作さ
せることを可能とし、今まで不良としていたものを良品
とすることができるという効果がある。
否を外部から制御できるようにしたので、プロセスの変
動等によｔ）ｈｒＤ回路が正常に動作しないものにおい
てもムＴＤ回路を使用しないようにして、正常に動作さ
せることを可能とし、今まで不良としていたものを良品
とすることができるという効果がある。
第１図はこの発明に係る半導体記憶装置の一実施例によ
るムＴＤ回路の回路図、第２図は従来のｌＯ−の回路構
成を示すブロック図、第３図は第２図のＲＯＭに使用さ
れるムＴＤ回路の回路図である。 図において、０着は回路、佃はＮＯＲ回路、いは記憶素
子、（至）は出力、（２）はヒユーズである。 なお、図中、同一符号は同一、又は相当部分を示す。
るムＴＤ回路の回路図、第２図は従来のｌＯ−の回路構
成を示すブロック図、第３図は第２図のＲＯＭに使用さ
れるムＴＤ回路の回路図である。 図において、０着は回路、佃はＮＯＲ回路、いは記憶素
子、（至）は出力、（２）はヒユーズである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 少なくともアドレス入力バッファ回路、デコーダ回路、
センスアンプ回路、出力バッファ回路、アドレス遷移検
出回路等の周辺回路とマトリクス状に配置されたメモリ
トランジスタ群を有する半導体集積回路装置において、
アドレス遷移検出回路を使用するか否かを記憶する記憶
素子を備え、上記アドレス遷移検出回路の使用を外部よ
り上記記憶素子に書き込むことにより可能にしたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157919A JPH0447600A (ja) | 1990-06-14 | 1990-06-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157919A JPH0447600A (ja) | 1990-06-14 | 1990-06-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447600A true JPH0447600A (ja) | 1992-02-17 |
Family
ID=15660329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157919A Pending JPH0447600A (ja) | 1990-06-14 | 1990-06-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447600A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175194A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体集積回路装置 |
| JPS6019600A (ja) * | 1983-07-13 | 1985-01-31 | 安斉 清 | 押し花カ−ドの製造方法 |
| JPS62289992A (ja) * | 1986-06-06 | 1987-12-16 | Nec Corp | メモリ回路 |
| JPS62293597A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH0246591A (ja) * | 1988-08-08 | 1990-02-15 | Nec Corp | 半導体メモリ装置 |
-
1990
- 1990-06-14 JP JP2157919A patent/JPH0447600A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175194A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体集積回路装置 |
| JPS6019600A (ja) * | 1983-07-13 | 1985-01-31 | 安斉 清 | 押し花カ−ドの製造方法 |
| JPS62289992A (ja) * | 1986-06-06 | 1987-12-16 | Nec Corp | メモリ回路 |
| JPS62293597A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH0246591A (ja) * | 1988-08-08 | 1990-02-15 | Nec Corp | 半導体メモリ装置 |
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