JPH0246716A - シリコン・ウェーハ - Google Patents

シリコン・ウェーハ

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Publication number
JPH0246716A
JPH0246716A JP63197671A JP19767188A JPH0246716A JP H0246716 A JPH0246716 A JP H0246716A JP 63197671 A JP63197671 A JP 63197671A JP 19767188 A JP19767188 A JP 19767188A JP H0246716 A JPH0246716 A JP H0246716A
Authority
JP
Japan
Prior art keywords
trench
wafer
orientation
crystal
flat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63197671A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP63197671A priority Critical patent/JPH0246716A/ja
Priority to EP19890114205 priority patent/EP0354449A3/en
Priority to KR1019890011143A priority patent/KR900003981A/ko
Publication of JPH0246716A publication Critical patent/JPH0246716A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野１ 本発明はシリコン・ウェーハのオリエンテーション　フ
ラットの結晶方位に関する。
［従来の技術］ 従来（１００）結晶面から成るシリコン・つ工−ハのオ
リエンテーション　フラットの結晶方位は（１１０＞で
あるのが通例であった。該従来シリコン・ウェーハのオ
リエンテーション　フラットが（１１０）である理由は
、オリエンテーション　フラットに垂直あるいは水平に
ダイヤモンド・スクライブを施す場合に、シリコン・ウ
ェーハの破断が行ない易いと云う理由からであった。
〔発明が解決しよ、つとする課題〕
しかし、上記従来技術によるとシリコン・つ工−ハを用
いてトレンチ・ゲート　ＭＯＳ　　ＦＥＴを製作する場
合に、トレンチの側壁に（１１０）結晶面が出てしまい
、該（１１０）結晶面のトレンチ・ゲート部は界面準位
密度が高くなり、ひいてはＭＯＳ　　ＦＥＴのトレンチ
・ゲートの側壁のみ、しきい値電圧が高くなってしまう
と云う課題があった。
本発明は、かかる従来技術の課題を解決し、シリコン・
ウェーハを用いてトレンチ・ゲート　ＭＯＳ　　ＦＥＴ
を作成する場合に、トレンチ・ゲートの側壁にも（１０
０）結晶面が出る様に、シリコン・ウェーハのオリエン
テーション　フラットを定める事を目的とする。
［課題を解決するための手段］ 上記課題を解決するために、本発明は、シリコン・ウェ
ーハに関し、（１００）結晶面を有するシリコン・ウェ
ーハのオリエンテーション　フラットの結晶方位を＜１
００）となす手段をとる。
〔実　施　例１ 第１図は本発明の実施例を示すシリコン・ウェーハの平
面図であり、第２図は、本発明によるシリコン・ウェー
ハを用いてトレンチ部を形成した場合のトレンチ内結晶
面を示す断面図である。
すなわち、第１図では、例えば厚さ４００μｍ厚で５″
φのＳｉウェーハ１の表面の結晶面を（１００）となし
、該Ｓｉウェーハ１に付ける数１０ｍｍ厚さのオリエン
テーション　フラット２の結晶方位を＜１００＞となし
た状態を示したものである。
いま、このＳｉウェーハ１を用いて、トレンチ・ゲート
　ＭＯＳ　　ＦＥＴを製作する場合に、ゲート・パター
ンは、オリエンテーション　フラットに垂直及び水平に
描かれるために、本Ｓｉウェーハ１の表面からドライ　
エツチングにより形成されるトレンチの断面は第２図の
如く、Ｓｉ基板１の表面から形成されたトレンチ部４の
トレンチ側壁５の結晶方位は（１００）となり、トレン
チ底面６の結晶方位も（１００）となる。
尚、オリエンテーション　フラットを（１００）にする
ことにより、ダイヤモンド　スクライバ−による破断は
困難となるが、最近は、Ｓｉつ工−ハの切断は、ダイヤ
モンド　ホイールと云う薄いダイヤモンド埋込みホイー
ルを高速で回転させて、Ｓｉウェーハを表面から裏面ま
で完全に切断するフル・カット・ダイシングが常用され
て居り、この問題は発生しない状況となっている。
〔発明の効果〕
本発明によりトレンチ・ゲート　ＭＯＳ　　ＦＥＴのト
レンチ内側壁も（１００）結晶面化することができ、し
きい値電圧の増加を防止することができる効果がある。
【図面の簡単な説明】
第１図は本発明の実施例を示すシリコン・つニーへの平
面図であり、第２図は本発明によるシリコン・ウェーハ
を用いてトレンチ部を形成した場合のトレンチ部を示す
断面図である。 Ｓｉウェーハ オリエンテーション Ｓｉ基板 トレンチ部 トレンチ側壁 トレンチ底面 フラット 以上 第１図 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）第２図

Claims (1)

    【特許請求の範囲】
  1. （１００）結晶面を有するシリコン・ウェーハのオリエ
    ン・テーションフラットの結晶方位を（１００）となす
    事を特徴とするシリコン・ウェーハ。
JP63197671A 1988-08-08 1988-08-08 シリコン・ウェーハ Pending JPH0246716A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63197671A JPH0246716A (ja) 1988-08-08 1988-08-08 シリコン・ウェーハ
EP19890114205 EP0354449A3 (en) 1988-08-08 1989-08-01 Semiconductor single crystal substrate
KR1019890011143A KR900003981A (ko) 1988-08-08 1989-08-04 반도체 단결정 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63197671A JPH0246716A (ja) 1988-08-08 1988-08-08 シリコン・ウェーハ

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Publication Number Publication Date
JPH0246716A true JPH0246716A (ja) 1990-02-16

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ID=16378398

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63197671A Pending JPH0246716A (ja) 1988-08-08 1988-08-08 シリコン・ウェーハ

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JP (1) JPH0246716A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03262110A (ja) * 1990-03-13 1991-11-21 Matsushita Electron Corp 固体撮像装置
JP2003017698A (ja) * 2001-07-04 2003-01-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010062477A (ja) * 2008-09-05 2010-03-18 Rohm Co Ltd トレンチ型半導体装置及びその製造方法
JP2012227255A (ja) * 2011-04-18 2012-11-15 Fuji Electric Co Ltd トレンチ絶縁ゲート型半導体装置

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