JPH0246762A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0246762A JPH0246762A JP63199138A JP19913888A JPH0246762A JP H0246762 A JPH0246762 A JP H0246762A JP 63199138 A JP63199138 A JP 63199138A JP 19913888 A JP19913888 A JP 19913888A JP H0246762 A JPH0246762 A JP H0246762A
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- JP
- Japan
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- gate
- semiconductor integrated
- integrated circuit
- series
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ゲート型電界効果トランジスタを用いて
構成される半導体集積回路に関するものである。
構成される半導体集積回路に関するものである。
第３図及び第４図は相補形金属酸化膜電界効果トランジ
スタ（以下ＣＭＯＳＦＥＴという）を用いたＮＯＲ回路
及びＮＡＮＤ回路の構成図で、図において、ＰＩ、Ｐ２
．Ｐ３．Ｐ４はＰＭＯＳＦＥＴ、 Ｎ １ 、 Ｎ ２
。
スタ（以下ＣＭＯＳＦＥＴという）を用いたＮＯＲ回路
及びＮＡＮＤ回路の構成図で、図において、ＰＩ、Ｐ２
．Ｐ３．Ｐ４はＰＭＯＳＦＥＴ、 Ｎ １ 、 Ｎ ２
。
Ｎ３．Ｎ４はＮＭＯＳＦＩＩ！Ｔである。
また第５図、第６図は他の半導体集積回路の構成図で、
Ｐ５はＰＭＯＳＦＥＴ 、 Ｎ ５はＮＭＯ５ＦＩ！Ｔ
、 Ｎ ６はＮＭＯ３ＦＥＴ、 Ｒ１は抵抗を示す。
Ｐ５はＰＭＯＳＦＥＴ 、 Ｎ ５はＮＭＯ５ＦＩ！Ｔ
、 Ｎ ６はＮＭＯ３ＦＥＴ、 Ｒ１は抵抗を示す。
次に動作について説明する。
第３図において、ＰＭＯＳＦＥＴ Ｐ １ 、 Ｐ
２は直列に接続されているので、Ａ＝Ｂ＝“１０Ｗ″の
ときＰＭＯ５ＦｔｉＴ Ｐ １ 、 Ｐ ２が共にＯ
ｎするのでＸ＝”ｈｉｇｈ”となる。ＮＭＯ３ＦＥＴ
Ｎ １ 、 Ｎ ２は並列に接続されているので、Ａ
またはＢがｈｉｇｈ”のときＮＭＯ５ＦＥＴ Ｎ １ま
たはＮ２がＯｎするのでＸ＝″Ｉｌｏｗとなり、ＮＯＲ
動作をする。ここで、ＰＭＯＳＦＥＴ Ｐ １ 。
２は直列に接続されているので、Ａ＝Ｂ＝“１０Ｗ″の
ときＰＭＯ５ＦｔｉＴ Ｐ １ 、 Ｐ ２が共にＯ
ｎするのでＸ＝”ｈｉｇｈ”となる。ＮＭＯ３ＦＥＴ
Ｎ １ 、 Ｎ ２は並列に接続されているので、Ａ
またはＢがｈｉｇｈ”のときＮＭＯ５ＦＥＴ Ｎ １ま
たはＮ２がＯｎするのでＸ＝″Ｉｌｏｗとなり、ＮＯＲ
動作をする。ここで、ＰＭＯＳＦＥＴ Ｐ １ 。
Ｐ２は直列に接続されているのでＸ ＝”ｈｉｇｈ”を
出力しているとき、出力電流はＰＭＯＳＦＥＴ Ｐ １
、 Ｐ ２の直列抵抗により制限される。このため
高速動作を要求される回路においては、直列に接続され
ているＰＭＯＳＦ［！Ｔ Ｐ １ 、 Ｐ ２のゲー
ト幅を第４図において並列に接続されているＰＭＯＳＦ
ＥＴ Ｐ ３ 、 Ｐ ４のゲート幅より大きくする
必要があった。
出力しているとき、出力電流はＰＭＯＳＦＥＴ Ｐ １
、 Ｐ ２の直列抵抗により制限される。このため
高速動作を要求される回路においては、直列に接続され
ているＰＭＯＳＦ［！Ｔ Ｐ １ 、 Ｐ ２のゲー
ト幅を第４図において並列に接続されているＰＭＯＳＦ
ＥＴ Ｐ ３ 、 Ｐ ４のゲート幅より大きくする
必要があった。
この時ＣＭＯＳ回路に使用されるＭＩＳＦＥＴ （絶縁
ゲート型電界効果トランジスタ）はコンハンスメント型
が使用されるので、第７図に示すように、■。。
ゲート型電界効果トランジスタ）はコンハンスメント型
が使用されるので、第７図に示すように、■。。
＝０■においてｏｆｆすることが要求される。
しかしながらＭＩＳＦＥＴのゲート長を縮小することに
よりパンチスルー現象が発生し、第８図に示すようにＩ
ｖｏｇｌを増大するとＶｅｓ＝ＯＶにおいてもＩｌ、１
が増大する。第８図において、曲線１はＮＭＯＳＦＥＴ
、曲線２はＰＭｏＳＦＥＴＭＩＳＦＥＴニツイである。
よりパンチスルー現象が発生し、第８図に示すようにＩ
ｖｏｇｌを増大するとＶｅｓ＝ＯＶにおいてもＩｌ、１
が増大する。第８図において、曲線１はＮＭＯＳＦＥＴ
、曲線２はＰＭｏＳＦＥＴＭＩＳＦＥＴニツイである。
ゲート長を縮小すると第８図の曲線はＮＭＯＳＦＥＴに
おいては曲線１ｂから１ａへ、ＰＭＯＳＦＥＴにおいて
は曲線２ｂから２ａに変化する。これらのことより明ら
かなように、ゲート長を縮小することにより、ＭＯＳＦ
ＥＴのゲート電圧によりｏｆｆすることのできるソース
・ドレイン間電圧は小さくなる。このため、第６図に示
されるような回路構成において、バンチスルー現象が発
生して、ＶＧＳ＝０■においても大きな電流が流れるよ
うなＭＯＳＦＥＴは使用できない。同様のことが２．第
５図に示すＣＭＯＳインバータ回路についても言える。
おいては曲線１ｂから１ａへ、ＰＭＯＳＦＥＴにおいて
は曲線２ｂから２ａに変化する。これらのことより明ら
かなように、ゲート長を縮小することにより、ＭＯＳＦ
ＥＴのゲート電圧によりｏｆｆすることのできるソース
・ドレイン間電圧は小さくなる。このため、第６図に示
されるような回路構成において、バンチスルー現象が発
生して、ＶＧＳ＝０■においても大きな電流が流れるよ
うなＭＯＳＦＥＴは使用できない。同様のことが２．第
５図に示すＣＭＯＳインバータ回路についても言える。
このため、ゲート長を縮小して、ゲート入力容量が小さ
く、かつ、電流駆動力の大きいＭＩＳＦＥＴを使用する
。ことは困難であった。
く、かつ、電流駆動力の大きいＭＩＳＦＥＴを使用する
。ことは困難であった。
また、第４図に示すＣＭＯＳ ＮＡＮＤ回路においても
直列に接続されているＮＭＯＳＦＥＴ Ｎ ３ 、 Ｎ
４のゲート幅は第３図において並列に接続されている
ＮＭＯＳＦＥＴＮ１．Ｎ２のゲート幅より大きくする必
要があった。
直列に接続されているＮＭＯＳＦＥＴ Ｎ ３ 、 Ｎ
４のゲート幅は第３図において並列に接続されている
ＮＭＯＳＦＥＴＮ１．Ｎ２のゲート幅より大きくする必
要があった。
従来の半導体集積回路装置は以上のように構成されてい
るので、高速動作する回路において直列に接続されてい
る素子においては負荷駆動力を大きくするために、ゲー
ト幅を大きくすることが必要で、このために、ゲート入
力容量が大きくなったり、回路の占有面積が大きくなる
などの問題点があった。
るので、高速動作する回路において直列に接続されてい
る素子においては負荷駆動力を大きくするために、ゲー
ト幅を大きくすることが必要で、このために、ゲート入
力容量が大きくなったり、回路の占有面積が大きくなる
などの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高速動作できるとともに、ゲート入力容量が
小さく、かつ占有面積が小さい半導体集積回路装置を得
ることを目的とする。
たもので、高速動作できるとともに、ゲート入力容量が
小さく、かつ占有面積が小さい半導体集積回路装置を得
ることを目的とする。
この発明に係る半導体集積回路は、絶縁ゲート型電界効
果トランジスタが２以上直列に接続されている場合、上
記絶縁ゲート型電界効果トランジスタのゲート長を直列
に接続されていないものと比較して短くしたことを特徴
とするものである。
果トランジスタが２以上直列に接続されている場合、上
記絶縁ゲート型電界効果トランジスタのゲート長を直列
に接続されていないものと比較して短くしたことを特徴
とするものである。
この発明における直列に接続されている絶縁ゲート型電
界トランジスタ（ＭＩＳＦＥＴ）のゲート長は並列に接
続されているＭＩＳＦＥＴのゲート長より短く電流はよ
り大きく流れ、ゲート容量は低減する。
界トランジスタ（ＭＩＳＦＥＴ）のゲート長は並列に接
続されているＭＩＳＦＥＴのゲート長より短く電流はよ
り大きく流れ、ゲート容量は低減する。
以下、この発明の一実施例を図について説明する。
第１図において、ＰＩＡ、Ｐ２Ａはゲート長を短くした
２間５ＦＥＴＳＮｌ、Ｎ２はＮＭＯＳＦＥＴである。
２間５ＦＥＴＳＮｌ、Ｎ２はＮＭＯＳＦＥＴである。
Ａ、Ｂは入力端子でＸは出力端子である。この回路はＸ
＝Ａ＋Ｈの論理式で表される論理動作を行うＮＯＲ回路
である。
＝Ａ＋Ｈの論理式で表される論理動作を行うＮＯＲ回路
である。
次に動作について説明する。
いま、入力ＡまたはＢのどちらが少なくとも一方がｈｉ
ｇｈ”であるとき、対応するＰＭＯＳＦＥＴ Ｐ Ｉ
Ａ。
ｇｈ”であるとき、対応するＰＭＯＳＦＥＴ Ｐ Ｉ
Ａ。
Ｐ２Ａのいずれかがｏｆｆする。このとき、ＰＭＯＳＦ
ＥＴは直列に接続されているので、ＰＭＯＳＦＥＴのソ
ース・ドレイン間に印加される電圧はＶｃｃより小さな
値となっているので、直列接続された回路においては、
そうでない回路に比較して、ゲート長の短いＭＩＳＦＥ
Ｔを使用することができる。これにより、ＭＩＳＦＥＴ
の電流が大きくなるので、ゲート幅を大きくする必要が
なくなり、またゲート容量が低減されることにより高速
動作が可能となる。
ＥＴは直列に接続されているので、ＰＭＯＳＦＥＴのソ
ース・ドレイン間に印加される電圧はＶｃｃより小さな
値となっているので、直列接続された回路においては、
そうでない回路に比較して、ゲート長の短いＭＩＳＦＥ
Ｔを使用することができる。これにより、ＭＩＳＦＥＴ
の電流が大きくなるので、ゲート幅を大きくする必要が
なくなり、またゲート容量が低減されることにより高速
動作が可能となる。
第２図は、本発明の別の実施例を示したものである。こ
の場合、直列接続されているＭＩＳＦＥＴはゲート長の
短いＮＭＯＳＦＥＴ Ｎ３Ａ、 Ｎ４Ａである。
の場合、直列接続されているＭＩＳＦＥＴはゲート長の
短いＮＭＯＳＦＥＴ Ｎ３Ａ、 Ｎ４Ａである。
ここに、上記のＮＯＲ回路で行ったのと同様に、直列接
続されたＮＭＯＳＦＥＴ Ｎ３． Ｎ４のゲート長を
短くすることによって同一の結果を得る。
続されたＮＭＯＳＦＥＴ Ｎ３． Ｎ４のゲート長を
短くすることによって同一の結果を得る。
また、上記実施例では、２人力のＣＭＯＳ ＮＯＲおよ
びＮＡＮＤ回路について述べたが、多入力のＣＭＯＳ論
理回路についても適用できる。
びＮＡＮＤ回路について述べたが、多入力のＣＭＯＳ論
理回路についても適用できる。
以上説明したようにこの発明によれば、絶縁ゲート型電
界効果トランジスタが２以上直列に接続されている場合
、上記絶縁ゲート型電界効果トランジスタのゲート長を
直列に接続されていないものと比較して短くしたので、
高速に動作するとともに占有面積の少ない半導体集積回
路装置を得ることができる。
界効果トランジスタが２以上直列に接続されている場合
、上記絶縁ゲート型電界効果トランジスタのゲート長を
直列に接続されていないものと比較して短くしたので、
高速に動作するとともに占有面積の少ない半導体集積回
路装置を得ることができる。
第１図はこの発明の一実施例を示す構成図、第す。
なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 絶縁ゲート型電界効果トランジスタを用いて構成された
半導体集積回路において、上記絶縁ゲート型電界効果ト
ランジスタが２以上直列に接続されている場合、上記絶
縁ゲート型電界効果トランジスタのゲート長を直列に接
続されていないものと比較して短くしたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199138A JPH0246762A (ja) | 1988-08-09 | 1988-08-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199138A JPH0246762A (ja) | 1988-08-09 | 1988-08-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246762A true JPH0246762A (ja) | 1990-02-16 |
Family
ID=16402775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199138A Pending JPH0246762A (ja) | 1988-08-09 | 1988-08-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246762A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5866933A (en) * | 1992-07-31 | 1999-02-02 | Hughes Electronics Corporation | Integrated circuit security system and method with implanted interconnections |
| US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
| US6667245B2 (en) | 1999-11-10 | 2003-12-23 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
-
1988
- 1988-08-09 JP JP63199138A patent/JPH0246762A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866933A (en) * | 1992-07-31 | 1999-02-02 | Hughes Electronics Corporation | Integrated circuit security system and method with implanted interconnections |
| US6294816B1 (en) | 1992-07-31 | 2001-09-25 | Hughes Electronics Corporation | Secure integrated circuit |
| US6613661B1 (en) | 1992-07-31 | 2003-09-02 | Hughes Electronics Corporation | Process for fabricating secure integrated circuit |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5930663A (en) * | 1995-09-22 | 1999-07-27 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US6064110A (en) * | 1995-09-22 | 2000-05-16 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
| US6667245B2 (en) | 1999-11-10 | 2003-12-23 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
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