JPH055407B2 - - Google Patents
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- JPH055407B2 JPH055407B2 JP62133774A JP13377487A JPH055407B2 JP H055407 B2 JPH055407 B2 JP H055407B2 JP 62133774 A JP62133774 A JP 62133774A JP 13377487 A JP13377487 A JP 13377487A JP H055407 B2 JPH055407 B2 JP H055407B2
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- buffer circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はCMOS型半導体集積回路に内蔵さ
れ、信号を外部に出力する出力回路に係り、特に
出力波形の歪を低減させるようにした出力回路に
関する。
れ、信号を外部に出力する出力回路に係り、特に
出力波形の歪を低減させるようにした出力回路に
関する。
（従来の技術）
半導体集積回路（以下、ICと称する）の出力
段には内部信号を外部に出力するために出力回路
が設けられている。第１０図はMOS型ICで従来
から使用されている典型的な出力回路の構成を示
す回路図である。内部信号INはCMOSインバー
タで構成されたプリバツフア回路５１に入力され
る。このプリバツフア回路５１の出力は、プリバ
ツフア回路５１よりも電流駆動能力が十分に高く
されCMOSインバータで構成された出力バツフ
ア回路５２に入力される。そして、この出力バツ
フア回路５２の出力が出力信号OUTとして信号
出力端子５３からIC外部に出力される。
段には内部信号を外部に出力するために出力回路
が設けられている。第１０図はMOS型ICで従来
から使用されている典型的な出力回路の構成を示
す回路図である。内部信号INはCMOSインバー
タで構成されたプリバツフア回路５１に入力され
る。このプリバツフア回路５１の出力は、プリバ
ツフア回路５１よりも電流駆動能力が十分に高く
されCMOSインバータで構成された出力バツフ
ア回路５２に入力される。そして、この出力バツ
フア回路５２の出力が出力信号OUTとして信号
出力端子５３からIC外部に出力される。
第１１図は上記従来の出力回路の具体的構成を
示す回路図であり、プリバツフア回路５１はＰチ
ヤネルMOSトランジスタ６１とＮチヤネルMOS
トランジスタ６２とから構成されており、出力バ
ツフア回路５２は上記トランジスタ６１，６２よ
りも例えばチヤネル幅が大きく設定されたＰチヤ
ネルMOSトランジスタ６３とＮチヤネルMOSト
ランジスタ６４とから構成されている。
示す回路図であり、プリバツフア回路５１はＰチ
ヤネルMOSトランジスタ６１とＮチヤネルMOS
トランジスタ６２とから構成されており、出力バ
ツフア回路５２は上記トランジスタ６１，６２よ
りも例えばチヤネル幅が大きく設定されたＰチヤ
ネルMOSトランジスタ６３とＮチヤネルMOSト
ランジスタ６４とから構成されている。
ところで、出力バツフア回路５２のスイツチン
グ時に、この出力バツフア回路５２に電源電圧
VDDやVSSを供給するための電源線、出力信号
OUTを伝達する出力配線等に寄生的に附随して
る低抗性、容量性及び誘導性負荷により、出力波
形にはオーバーシユートやアンダーシユートによ
る歪が発生することが知られている。第１２図は
上記従来回路における各部分の信号波形を示す図
であり、第１２図ａは内部信号INの波形、同図
ｂはプリバツフア回路５１の出力波形、同図ｃは
出力バツフア回路５２の出力波形、すなわち出力
信号OUTの波形である。図示のように信号OUT
にはオーバーシユート、アンダーシユートによる
歪が発生している。
グ時に、この出力バツフア回路５２に電源電圧
VDDやVSSを供給するための電源線、出力信号
OUTを伝達する出力配線等に寄生的に附随して
る低抗性、容量性及び誘導性負荷により、出力波
形にはオーバーシユートやアンダーシユートによ
る歪が発生することが知られている。第１２図は
上記従来回路における各部分の信号波形を示す図
であり、第１２図ａは内部信号INの波形、同図
ｂはプリバツフア回路５１の出力波形、同図ｃは
出力バツフア回路５２の出力波形、すなわち出力
信号OUTの波形である。図示のように信号OUT
にはオーバーシユート、アンダーシユートによる
歪が発生している。
ここで、動作速度の高速化、高出力電流化に伴
い、CMOS構成の出力回路においてもシヨツト
キーTTL並の伝播遅延時間特性及び高出力電流
化を実現しようとすると、出力バツフア回路５２
を構成するトラジスタの相互コンダクタンスを増
大する必要があり、このために上記出力歪が無視
できなくなつてきた。
い、CMOS構成の出力回路においてもシヨツト
キーTTL並の伝播遅延時間特性及び高出力電流
化を実現しようとすると、出力バツフア回路５２
を構成するトラジスタの相互コンダクタンスを増
大する必要があり、このために上記出力歪が無視
できなくなつてきた。
そこで、出力バツフア回路がスイツチングする
際に発生する出力歪を低く押さえるために、従来
ではもつぱらICの外部に超高速スイツチング用
ダイオードやエミフエルと称されるフエライトビ
ーズによるインダクタを接続することが行われて
いる。しかし、ダイオードやエミフエルを外付け
することにより、このICを実装した印刷配線基
板の価格の上昇をもたらし、かつ基板上の素子実
装面積が増大することになる。
際に発生する出力歪を低く押さえるために、従来
ではもつぱらICの外部に超高速スイツチング用
ダイオードやエミフエルと称されるフエライトビ
ーズによるインダクタを接続することが行われて
いる。しかし、ダイオードやエミフエルを外付け
することにより、このICを実装した印刷配線基
板の価格の上昇をもたらし、かつ基板上の素子実
装面積が増大することになる。
（発明が解決しようとする問題点）
このように出力回路では出力波形に発生する歪
を低減するため、集積回路の外部に歪低減用の素
子を接続するようにしているため、実際に回路を
組立てる際に余分な素子が必要となり、価格が高
価となる欠点がある。
を低減するため、集積回路の外部に歪低減用の素
子を接続するようにしているため、実際に回路を
組立てる際に余分な素子が必要となり、価格が高
価となる欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、出力波形に発生する
歪を低減するための余分な素子が不要な出力回路
を提供することにある。
たものであり、その目的は、出力波形に発生する
歪を低減するための余分な素子が不要な出力回路
を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明の出力回路は、信号出力端子と、入力
端に同一信号が並列に入力され、出力に対する電
流駆動能力が互いに異なるように設定された少な
くとも２個のプリバツフア回路と、入力端が上記
プリバツフア回路の各出力端にそれぞれ接続さ
れ、出力端が上記信号出力端子に共通に接続さ
れ、電流駆動能力が大きなプリバツフア回路に接
続されたものの上記信号出力端子に対する電流駆
動能力は大きく設定され、電流駆動能力が小さな
プリバツフア回路に接続されたものの上記信号出
力端子に対する電流駆動能力が小さく設定された
少なくとも２個の出力バツフア回路とから構成さ
れている。
端に同一信号が並列に入力され、出力に対する電
流駆動能力が互いに異なるように設定された少な
くとも２個のプリバツフア回路と、入力端が上記
プリバツフア回路の各出力端にそれぞれ接続さ
れ、出力端が上記信号出力端子に共通に接続さ
れ、電流駆動能力が大きなプリバツフア回路に接
続されたものの上記信号出力端子に対する電流駆
動能力は大きく設定され、電流駆動能力が小さな
プリバツフア回路に接続されたものの上記信号出
力端子に対する電流駆動能力が小さく設定された
少なくとも２個の出力バツフア回路とから構成さ
れている。
（作用）
高速動作する回路におて、入力信号に対する伝
播遅延時間の遅れを押さえ、出力波形が上昇する
速度及び下降する速度を遅らせることにより出力
歪は減少する。
播遅延時間の遅れを押さえ、出力波形が上昇する
速度及び下降する速度を遅らせることにより出力
歪は減少する。
そこでこの発明では、出力バツフア回路及びこ
れを駆動するプリバツフア回路をそれぞれ複数個
に分割し、分割されたプリバツフア回路のいくつ
かは出力バツフア回路を駆動する駆動するに十分
なチヤネル幅もしくはチヤネル長を持つＰチヤネ
ル及びＮチヤネルMOSトランジスタで構成し、
他のプリバツフア回路は対応する出力バツフア回
路の電流能力に比べ十分小さくなるようなチヤネ
ル幅もしくはチヤネル長を持つＰチヤネル及Ｎチ
ヤネルMOSトランジスタで構成することにより、
信号の伝播時間の差と大きさを利用して出力波形
光の低減化を図るようにしている。
れを駆動するプリバツフア回路をそれぞれ複数個
に分割し、分割されたプリバツフア回路のいくつ
かは出力バツフア回路を駆動する駆動するに十分
なチヤネル幅もしくはチヤネル長を持つＰチヤネ
ル及びＮチヤネルMOSトランジスタで構成し、
他のプリバツフア回路は対応する出力バツフア回
路の電流能力に比べ十分小さくなるようなチヤネ
ル幅もしくはチヤネル長を持つＰチヤネル及Ｎチ
ヤネルMOSトランジスタで構成することにより、
信号の伝播時間の差と大きさを利用して出力波形
光の低減化を図るようにしている。
（実施例）
以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明に係る出力回路の第１
の実施例の構成を示す回路図である。従来の出力
回路では一つの内部信号INに対してプリバツフ
ア回路と出力バツフア回路とをそれぞれ１個ずつ
設けていたのに対し、この実施例による出力回路
ではプリバツフア回路と出力バツフア回路とをそ
れぞれ２個に分割するようにしたものである。そ
して、２個のプリバツフア回路１１，１２には内
部信号INが並列に入力され、両プリバツフア回
路１１，１２の出力はそれぞれ対応する出力バツ
フア回路１３，１４に入力される。上記両出力バ
ツフア回路１３，１４の出力端は一つの信号出力
端子１５に共通に接続されている。
明する。第１図はこの発明に係る出力回路の第１
の実施例の構成を示す回路図である。従来の出力
回路では一つの内部信号INに対してプリバツフ
ア回路と出力バツフア回路とをそれぞれ１個ずつ
設けていたのに対し、この実施例による出力回路
ではプリバツフア回路と出力バツフア回路とをそ
れぞれ２個に分割するようにしたものである。そ
して、２個のプリバツフア回路１１，１２には内
部信号INが並列に入力され、両プリバツフア回
路１１，１２の出力はそれぞれ対応する出力バツ
フア回路１３，１４に入力される。上記両出力バ
ツフア回路１３，１４の出力端は一つの信号出力
端子１５に共通に接続されている。
第２図は上記実施例による出力回路の具体的構
成を示す回路図である。一方のプリバツフア回路
１１はＰチヤネルMOSトランジスタ２１とＮチ
ヤネルMOSトランジスタ２２とからなるCMOS
インバータ構成にされており、他方のプリバツフ
ア回路１２もＰチヤネルMOSトランジスタ２３
とＮチヤネルMOSトランジスタ２４とからなる
CMOSインバータ構成にされている。また、上
記一方のプリバツフア回路１１の出力が入力され
る一方の出力バツフア回路１３はＰチヤネル
MOSトランジスタ２５とＮチヤネルMOSトラン
ジスタ２６とからなるCMOSインバータ構成に
されており、他方のプリバツフア回路１２の出力
が入力される他方の出力バツフア回路１４もＰチ
ヤネルMOSトランジスタ２７とＮチヤネルMOS
トランジスタ２８とから構成されている。
成を示す回路図である。一方のプリバツフア回路
１１はＰチヤネルMOSトランジスタ２１とＮチ
ヤネルMOSトランジスタ２２とからなるCMOS
インバータ構成にされており、他方のプリバツフ
ア回路１２もＰチヤネルMOSトランジスタ２３
とＮチヤネルMOSトランジスタ２４とからなる
CMOSインバータ構成にされている。また、上
記一方のプリバツフア回路１１の出力が入力され
る一方の出力バツフア回路１３はＰチヤネル
MOSトランジスタ２５とＮチヤネルMOSトラン
ジスタ２６とからなるCMOSインバータ構成に
されており、他方のプリバツフア回路１２の出力
が入力される他方の出力バツフア回路１４もＰチ
ヤネルMOSトランジスタ２７とＮチヤネルMOS
トランジスタ２８とから構成されている。
このとき、出力バツフア回路１３，１４を構成
しているＰチヤネルMOSトランジスタ２５と２
７のチヤネル幅の和と前記従来回路の出力バツフ
ア回路を構成するＰチヤネルMOSトランジスタ
６３単独のチヤネル幅とが等しく、かつＮチヤネ
ルMOSトランジスタ２６と２８のチヤネル幅の
和と前記従来回路の出力バツフア回路を構成する
ＮチヤネルMOSトランジスタ６４単独のチヤネ
ル幅とが等しくなるように設定し、信号OUTの
出力電流値が従来回路と変わらないようにしてい
る。さらに、プリバツフア回路１１を構成してい
るＰチヤネル及びＮチヤネルMOSトランジスタ
２１と２２それぞれのチヤネル幅は出力バツフア
回路１３を駆動するに十分な大きさの値に設定し
ている。また、プリバツフア回路１２を構成して
いるＰチヤネル及びＮチヤネルMOSトランジス
タ２３と２４それぞれのチヤネル幅は、プリバツ
フア回路１１を構成しているＰチヤネル及びＮチ
ヤネルMOSトランジスタ２１と２２それぞれの
チヤネル幅に比較して十分小さな値に設定してい
る。一方、チヤネル長については、プリバツフア
回路１２を構成しているＰチヤネル及びＮチヤネ
ルMOSトランジスタ２３と２４それぞれのチヤ
ネル長が、プリバツフア回路１１を構成している
Ｐチヤネル及びＮチヤネルMOSトランジスタ２
１と２２それぞれのチヤネル長に比較して長くな
るように設定している。ここで、出力バツフア回
路１３，１４を構成しているMOSトランジスタ
のチヤネル長は、信号伝播遅延時間とプリバツフ
ア回路１１，１２を構成しているMOSトランジ
スタのチヤネル幅とチヤネル長に応じて適切な値
に設定される。このような条件を満足するチヤネ
ル幅Ｗ及びチヤネル長Ｌとして、第３図の例１、
例２に示すような値が挙げられる。
しているＰチヤネルMOSトランジスタ２５と２
７のチヤネル幅の和と前記従来回路の出力バツフ
ア回路を構成するＰチヤネルMOSトランジスタ
６３単独のチヤネル幅とが等しく、かつＮチヤネ
ルMOSトランジスタ２６と２８のチヤネル幅の
和と前記従来回路の出力バツフア回路を構成する
ＮチヤネルMOSトランジスタ６４単独のチヤネ
ル幅とが等しくなるように設定し、信号OUTの
出力電流値が従来回路と変わらないようにしてい
る。さらに、プリバツフア回路１１を構成してい
るＰチヤネル及びＮチヤネルMOSトランジスタ
２１と２２それぞれのチヤネル幅は出力バツフア
回路１３を駆動するに十分な大きさの値に設定し
ている。また、プリバツフア回路１２を構成して
いるＰチヤネル及びＮチヤネルMOSトランジス
タ２３と２４それぞれのチヤネル幅は、プリバツ
フア回路１１を構成しているＰチヤネル及びＮチ
ヤネルMOSトランジスタ２１と２２それぞれの
チヤネル幅に比較して十分小さな値に設定してい
る。一方、チヤネル長については、プリバツフア
回路１２を構成しているＰチヤネル及びＮチヤネ
ルMOSトランジスタ２３と２４それぞれのチヤ
ネル長が、プリバツフア回路１１を構成している
Ｐチヤネル及びＮチヤネルMOSトランジスタ２
１と２２それぞれのチヤネル長に比較して長くな
るように設定している。ここで、出力バツフア回
路１３，１４を構成しているMOSトランジスタ
のチヤネル長は、信号伝播遅延時間とプリバツフ
ア回路１１，１２を構成しているMOSトランジ
スタのチヤネル幅とチヤネル長に応じて適切な値
に設定される。このような条件を満足するチヤネ
ル幅Ｗ及びチヤネル長Ｌとして、第３図の例１、
例２に示すような値が挙げられる。
次に、上記構成でなる出力回路の動作を第４図
の波形図を用いて説明する。まず、第４図ａの内
部信号INが高レベルに立上がると、プリバツフ
ア回路１１内のトランジスタのチヤネル長Ｌが比
較的短くかつチヤネル幅Ｗは比較的大きく、その
電流駆動能力が比較的大きいため、その出力波形
は第４図ｂのに示すように速い速度で低レベル
に下降する。他方、プリバツフア回路１２内のト
ランジスタのチヤネル長Ｌが比較的長くかつチヤ
ネル幅Ｗは比較的小さく、その電流駆動能力が比
較的小さいため、その出力波形は第４図ｂのに
示すように波形よりも遅い速度で低レベルに下
降する。電流駆動能力が比較的大きいプリバツフ
ア回路１１の出力が入力される出力バツフア回路
１３は高速に動作し、比較的小さな遅れ時間でそ
の出力波形が高レベルに上昇する。また、電流駆
動能力が比較的小さなプリバツフア回路１２の出
力が入力される出力バツフア回路１４は低速で動
作し、比較的大きな遅れ時間でその出力波形が高
レベルに上昇する。従つて、出力信号OUTが低
レベルから高レベルに立上がるときには出力バツ
フア回路１３による駆動が支配的となる。この出
力バツフア回路１３単独の電流駆動能力は、従来
回路における出力バツフア回路のそれよりも小さ
くされているため、高レベルに立上がるときの出
力信号OUTに発生するオーバーシユートやアン
ダーシユートによる歪の発生が低く押さえられ
る。また、最終的な電流駆動能力は従来の場合と
同じである。
の波形図を用いて説明する。まず、第４図ａの内
部信号INが高レベルに立上がると、プリバツフ
ア回路１１内のトランジスタのチヤネル長Ｌが比
較的短くかつチヤネル幅Ｗは比較的大きく、その
電流駆動能力が比較的大きいため、その出力波形
は第４図ｂのに示すように速い速度で低レベル
に下降する。他方、プリバツフア回路１２内のト
ランジスタのチヤネル長Ｌが比較的長くかつチヤ
ネル幅Ｗは比較的小さく、その電流駆動能力が比
較的小さいため、その出力波形は第４図ｂのに
示すように波形よりも遅い速度で低レベルに下
降する。電流駆動能力が比較的大きいプリバツフ
ア回路１１の出力が入力される出力バツフア回路
１３は高速に動作し、比較的小さな遅れ時間でそ
の出力波形が高レベルに上昇する。また、電流駆
動能力が比較的小さなプリバツフア回路１２の出
力が入力される出力バツフア回路１４は低速で動
作し、比較的大きな遅れ時間でその出力波形が高
レベルに上昇する。従つて、出力信号OUTが低
レベルから高レベルに立上がるときには出力バツ
フア回路１３による駆動が支配的となる。この出
力バツフア回路１３単独の電流駆動能力は、従来
回路における出力バツフア回路のそれよりも小さ
くされているため、高レベルに立上がるときの出
力信号OUTに発生するオーバーシユートやアン
ダーシユートによる歪の発生が低く押さえられ
る。また、最終的な電流駆動能力は従来の場合と
同じである。
このことは、内部信号INが高レベルから低レ
ベルに下降する場合も同様であり、これによつて
低レベルに下降するときの出力信号OUTに発生
するオーバーシユートやアンダーシユートによる
歪発生が低く押さえられる。
ベルに下降する場合も同様であり、これによつて
低レベルに下降するときの出力信号OUTに発生
するオーバーシユートやアンダーシユートによる
歪発生が低く押さえられる。
このように上記実施例回路によれば、信号出力
端子１５に超高速スイツチング用ダイオードやエ
ミフエル等の余分な素子を接続せずとも、信号
OUTにオーバーシユートやアンダーシユートに
よる歪が発生することを押さえることができる。
端子１５に超高速スイツチング用ダイオードやエ
ミフエル等の余分な素子を接続せずとも、信号
OUTにオーバーシユートやアンダーシユートに
よる歪が発生することを押さえることができる。
第５図は出力信号OUTが高レベルから低レベ
ルに降下する際の波形の変化を、上記実施例回路
の場合と従来回路の場合とを比較して示す波形図
である。図中の波形ａが上記実施例のものであ
り、波形ｂが従来回路のものである。図から明ら
かなように上記実施例の場合にはオーバーシユー
トやアンダーシユートが極めて少なくなつてお
り、歪がかなり押されられていることがわかる。
ルに降下する際の波形の変化を、上記実施例回路
の場合と従来回路の場合とを比較して示す波形図
である。図中の波形ａが上記実施例のものであ
り、波形ｂが従来回路のものである。図から明ら
かなように上記実施例の場合にはオーバーシユー
トやアンダーシユートが極めて少なくなつてお
り、歪がかなり押されられていることがわかる。
第６図はこの発明の第２の実施例の構成を示す
回路図である。上記第１図の第１の実施例回路で
はプリバツフア回路とプリバツフア回路とをそれ
ぞれ２個に分割する場合について説明が、この実
施例回路ではプリバツフア回路を２個以上のプリ
バツフア回路３１ｉ（ｉ＝１〜ｎ）に分割し、こ
れに対応して出力バツフア回路を２個以上の出力
バツフア回路３２ｉに分割したものである。そし
て、ｎ個のプリバツフア回路３１のうちいくつか
は伝播遅延時間の遅れを押さえるようにそのＰチ
ヤネル及びＮチヤネルMOSトランジスタのチヤ
ネル幅もしくはチヤネル長を設定し、いくつかは
出力の最終電圧値までの到達時間が長くなるよう
にそのＰチヤネル及びＮチヤネルMOSトランジ
スタのチヤネル幅もしくはチヤネル長を設定す
る。
回路図である。上記第１図の第１の実施例回路で
はプリバツフア回路とプリバツフア回路とをそれ
ぞれ２個に分割する場合について説明が、この実
施例回路ではプリバツフア回路を２個以上のプリ
バツフア回路３１ｉ（ｉ＝１〜ｎ）に分割し、こ
れに対応して出力バツフア回路を２個以上の出力
バツフア回路３２ｉに分割したものである。そし
て、ｎ個のプリバツフア回路３１のうちいくつか
は伝播遅延時間の遅れを押さえるようにそのＰチ
ヤネル及びＮチヤネルMOSトランジスタのチヤ
ネル幅もしくはチヤネル長を設定し、いくつかは
出力の最終電圧値までの到達時間が長くなるよう
にそのＰチヤネル及びＮチヤネルMOSトランジ
スタのチヤネル幅もしくはチヤネル長を設定す
る。
第７図、第８図及び第９図はこの発明の第３、
第４、第５の各実施例の構成を示す回路図であ
る。上記第１、第２の実施例回路ではプリバツフ
ア回路がCMOSインバータである場合について
説明したが、第３の実施例回路ではCMOS構成
のｍ入力ナンド回路３３ｉをプリバツフア回路と
して使用するようにしたものである。また、第８
図に示す第４の実施例回路ではCMOS構成のｍ
入力ノア回路３４ｉをプリバツフア回路として使
用するようにしたものである。さらに、第９図に
示す第５図の実施例回路ではCMOS構成の一般
的なｍ入力論理回路３５ｉをプリバツフア回路と
して使用するようにしたものである。
第４、第５の各実施例の構成を示す回路図であ
る。上記第１、第２の実施例回路ではプリバツフ
ア回路がCMOSインバータである場合について
説明したが、第３の実施例回路ではCMOS構成
のｍ入力ナンド回路３３ｉをプリバツフア回路と
して使用するようにしたものである。また、第８
図に示す第４の実施例回路ではCMOS構成のｍ
入力ノア回路３４ｉをプリバツフア回路として使
用するようにしたものである。さらに、第９図に
示す第５図の実施例回路ではCMOS構成の一般
的なｍ入力論理回路３５ｉをプリバツフア回路と
して使用するようにしたものである。
なお、上記第７図ないし第９図の各実施例にお
いて、あるプリバツフア回路としてのナンド回路
３３もしくはノア回路３４もしくは論理回路３５
の複数の入力信号のうち最終にそのレベルが決定
される信号が入力されるＰチヤネル及びＮチヤネ
ルMOSトランジスタのチヤネル幅もしくはチヤ
ネル長が他のプリバツフア回路と異なるように設
定される。
いて、あるプリバツフア回路としてのナンド回路
３３もしくはノア回路３４もしくは論理回路３５
の複数の入力信号のうち最終にそのレベルが決定
される信号が入力されるＰチヤネル及びＮチヤネ
ルMOSトランジスタのチヤネル幅もしくはチヤ
ネル長が他のプリバツフア回路と異なるように設
定される。
［発明の効果］
以上説明したようにこの発明によれば、出力波
形に発生する歪を低減するための余分な素子が不
要な出力回路を提供することができる。
形に発生する歪を低減するための余分な素子が不
要な出力回路を提供することができる。
第１図はこの発明に係る出力回路の第１の実施
例の構成を示す回路図、第２図は上記実施例によ
る出力回路の具体的構成を示す回路図、第３図は
上記実施例回路で使用されるMOSトランジスタ
のチヤネル幅及びチヤネル長の値をまとめて示す
図、第４図は上記実施例回路の波形図、第５図は
上記実施例回路と従来回路の信号を比較して示す
波形図、第６図はこの発明の第２の実施例の構成
を示す回路図、第７図、第８図及び第９図はそれ
ぞれこの発明の第３、第４、第５の各実施例の構
成を示す回路図、第１０図は従来の出力回路の回
路図、第１１図は上記従来回路の具体的構成を示
す回路図、第１２図は上記従来回路の波形図であ
る。 １１，１２，３１……プリバツフア回路、１
３，１４，３２……出力バツフア回路、１５……
信号出力端子、２１，２３，２５，２７……Ｐチ
ヤネルMOSトランジスタ、２２，２４，２６，
２８……ＮチヤネルMOSトランジスタ、３３…
…ナンド回路、３４……ノア回路、３５……論理
回路。
例の構成を示す回路図、第２図は上記実施例によ
る出力回路の具体的構成を示す回路図、第３図は
上記実施例回路で使用されるMOSトランジスタ
のチヤネル幅及びチヤネル長の値をまとめて示す
図、第４図は上記実施例回路の波形図、第５図は
上記実施例回路と従来回路の信号を比較して示す
波形図、第６図はこの発明の第２の実施例の構成
を示す回路図、第７図、第８図及び第９図はそれ
ぞれこの発明の第３、第４、第５の各実施例の構
成を示す回路図、第１０図は従来の出力回路の回
路図、第１１図は上記従来回路の具体的構成を示
す回路図、第１２図は上記従来回路の波形図であ
る。 １１，１２，３１……プリバツフア回路、１
３，１４，３２……出力バツフア回路、１５……
信号出力端子、２１，２３，２５，２７……Ｐチ
ヤネルMOSトランジスタ、２２，２４，２６，
２８……ＮチヤネルMOSトランジスタ、３３…
…ナンド回路、３４……ノア回路、３５……論理
回路。
Claims (1)
- 【特許請求の範囲】 １ 信号出力端子と、 入力端に同一信号が並列に入力され、出力に対
する電流駆動能力が互いに異なるように設定され
た少なくとも２個のプリバツフア回路と、 入力端が上記プリバツフア回路の各出力端にそ
れぞれ接続され、出力端が上記信号出力端子に共
通に接続され、電流駆動能力が大きなプリバツフ
ア回路に接続されたものの上記信号出力端子に対
する電流駆動能力は大きく設定され、電流駆動能
力が小さなプリバツフア回路に接続されたものの
上記信号出力端子に対する電流駆動能力が小さく
設定された少なくとも２個の出力バツフア回路と を具備したことを特徴とする出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62133774A JPS63299513A (ja) | 1987-05-29 | 1987-05-29 | 出力回路 |
| US07/197,979 US4890016A (en) | 1987-05-29 | 1988-05-24 | Output circuit for CMOS integrated circuit with pre-buffer to reduce distortion of output signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62133774A JPS63299513A (ja) | 1987-05-29 | 1987-05-29 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299513A JPS63299513A (ja) | 1988-12-07 |
| JPH055407B2 true JPH055407B2 (ja) | 1993-01-22 |
Family
ID=15112661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62133774A Granted JPS63299513A (ja) | 1987-05-29 | 1987-05-29 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4890016A (ja) |
| JP (1) | JPS63299513A (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| US5063308A (en) * | 1988-12-21 | 1991-11-05 | Intel Corporation | Output driver with static and transient parts |
| JPH02218096A (ja) * | 1989-02-17 | 1990-08-30 | Sharp Corp | 半導体メモリの行選択回路 |
| US5036223A (en) * | 1989-05-22 | 1991-07-30 | Kabushiki Kaisha Toshiba | Inverter circuit and chopper type comparator circuit using the same |
| US5045730A (en) * | 1989-12-22 | 1991-09-03 | Gte Laboratories Incorporated | Electrical circuitry providing compatibility between different logic levels |
| JPH03231455A (ja) * | 1990-02-07 | 1991-10-15 | Toshiba Corp | 半導体集積回路 |
| JPH03247117A (ja) * | 1990-02-26 | 1991-11-05 | Nec Corp | Ｃｍｏｓ論理回路 |
| US5221910A (en) * | 1990-10-09 | 1993-06-22 | Sgs-Thomson Microelectronics S.A. | Single-pin amplifier in integrated circuit form |
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| US5949269A (en) * | 1997-01-13 | 1999-09-07 | Intel Corporation | Method and apparatus to reduce signal delay mismatch in a high speed interface |
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| US6549036B1 (en) | 2000-05-31 | 2003-04-15 | Micron Technology, Inc. | Simple output buffer drive strength calibration |
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| US6870895B2 (en) * | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| DE102004054546B4 (de) * | 2004-11-11 | 2011-06-22 | Qimonda AG, 81739 | Treiberschaltung |
| US7982501B2 (en) | 2005-05-16 | 2011-07-19 | Altera Corporation | Low-power routing multiplexers |
| TWI542141B (zh) * | 2014-08-25 | 2016-07-11 | Univ Nat Chi Nan | RF power amplifier |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3378783A (en) * | 1965-12-13 | 1968-04-16 | Rca Corp | Optimized digital amplifier utilizing insulated-gate field-effect transistors |
| US4065715A (en) * | 1975-12-18 | 1977-12-27 | General Motors Corporation | Pulse duration modulated signal transducer |
| US4103188A (en) * | 1977-08-22 | 1978-07-25 | Rca Corporation | Complementary-symmetry amplifier |
| JPS57180225A (en) * | 1981-04-28 | 1982-11-06 | Fujitsu Ltd | Trigger pulse generating circuit |
| US4782253A (en) * | 1984-02-15 | 1988-11-01 | American Telephone & Telegraph Company, At&T Bell Laboratories | High speed MOS circuits |
| US4786824A (en) * | 1984-05-24 | 1988-11-22 | Kabushiki Kaisha Toshiba | Input signal level detecting circuit |
| US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
| JP2557619B2 (ja) * | 1985-01-19 | 1996-11-27 | 三洋電機株式会社 | 信号出力回路 |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
-
1987
- 1987-05-29 JP JP62133774A patent/JPS63299513A/ja active Granted
-
1988
- 1988-05-24 US US07/197,979 patent/US4890016A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4890016A (en) | 1989-12-26 |
| JPS63299513A (ja) | 1988-12-07 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |