JPH0246776A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0246776A JPH0246776A JP19711788A JP19711788A JPH0246776A JP H0246776 A JPH0246776 A JP H0246776A JP 19711788 A JP19711788 A JP 19711788A JP 19711788 A JP19711788 A JP 19711788A JP H0246776 A JPH0246776 A JP H0246776A
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- JP
- Japan
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- silicon layer
- layer
- substrate
- silicon
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、半導体装置に係シ、特に極めて薄い８０Ｉ
基板を用いた電界効果型Ｍ Ｏ８半導体装置に関する。
基板を用いた電界効果型Ｍ Ｏ８半導体装置に関する。
（従来の技術）
半導体装置として従来の電界効果型ＭＯ８）ランジスタ
の動作についてまず考える。第２図は、ＭＯＳトランジ
スタの概略図である。
の動作についてまず考える。第２図は、ＭＯＳトランジ
スタの概略図である。
例えばｎチャネルのＭＯＳ）ランジスタでは、そのゲー
ト電極−に正の電圧シを印加すると、ゲート下のｐ形半
導体層２Ｄの表面では陽電荷の正孔が正電圧に排斥され
始め、その密度が低くなる。
ト電極−に正の電圧シを印加すると、ゲート下のｐ形半
導体層２Ｄの表面では陽電荷の正孔が正電圧に排斥され
始め、その密度が低くなる。
ついには正孔が掃き出されてしまい、空間電荷領域（空
乏層）が形成される。ここでさらに与を犬きくすると、
ゲート下の非常に薄い領域において、ｐ形のシリコンが
ｎ形に変換する（これを反転という）。これは−が強い
ために、これに負電荷の伝導電子が周囲から引寄せられ
る結果起こる。
乏層）が形成される。ここでさらに与を犬きくすると、
ゲート下の非常に薄い領域において、ｐ形のシリコンが
ｎ形に変換する（これを反転という）。これは−が強い
ために、これに負電荷の伝導電子が周囲から引寄せられ
る結果起こる。
前記引寄せられた伝導電子がｎ影領域を形成する。
図中（ハ）、（ハ）はそれぞれソースとドレインである
。
。
例えば、シリコン（１００）面にｎチャネルＭＯ８形ト
ランジスタを形成した場合、入印加によシ、ゲート下部
のｐ影領域の表面に形成される反転層中の伝導電子は、
表面に垂直な方向の運動が量子化される。シリコンの伝
導帯の等エネルギー面（バレー）の模式図を第１図に示
す。等エネルギー面は次の（１１式で表わせる。
ランジスタを形成した場合、入印加によシ、ゲート下部
のｐ影領域の表面に形成される反転層中の伝導電子は、
表面に垂直な方向の運動が量子化される。シリコンの伝
導帯の等エネルギー面（バレー）の模式図を第１図に示
す。等エネルギー面は次の（１１式で表わせる。
（’ ＊ Ｊ ： ｘｓ Ｙ ＊ ｚ）（α；バンド）
（ｍ；電子の静止質ｔ）
電子の質量は、Ｅ（ｌｋ）の関数であシ、次の（２）式
で表わせる。
で表わせる。
前記（１）、（２）式から、反転層の電子は、表面に垂
直な方向の運動を考える時、ｘ、ｙ軸上のバレーでは電
子が軽く、ｚ軸上のバレーでは電子が重くなる。従来の
計算結果によれば、重い電子の質量ｍ６は、ｍ、＝０．
９８ｒｒ％、、軽い電子の質１１ｍ１はｍ、＝ ０．１
９−とされている。ここにｒｎｏＶｉ電子の静止質量で
ある。従って、（１００）面上でのＭＯ８素子は、表面
に垂直な方向のバレーがエネルギー的に低いレベルにな
シ、この電子が伝導現象に利用されている。
直な方向の運動を考える時、ｘ、ｙ軸上のバレーでは電
子が軽く、ｚ軸上のバレーでは電子が重くなる。従来の
計算結果によれば、重い電子の質量ｍ６は、ｍ、＝０．
９８ｒｒ％、、軽い電子の質１１ｍ１はｍ、＝ ０．１
９−とされている。ここにｒｎｏＶｉ電子の静止質量で
ある。従って、（１００）面上でのＭＯ８素子は、表面
に垂直な方向のバレーがエネルギー的に低いレベルにな
シ、この電子が伝導現象に利用されている。
ところで、このｎチャネルＭＯＳトランジスタの動作時
を考えて見る。ソース電極とドレイン電極の間に電圧Ｖ
ｄが印加され、ｖｇが印加されて反転層の伝導電子がｙ
方向に運動する場合には、ｍ。
を考えて見る。ソース電極とドレイン電極の間に電圧Ｖ
ｄが印加され、ｖｇが印加されて反転層の伝導電子がｙ
方向に運動する場合には、ｍ。
（２）式から、反転開始以後はほぼ２軸のバレーのみで
あるため、電子の質量はｎｌとな９、電子の移動度μは
（３）式で表わせる。
あるため、電子の質量はｎｌとな９、電子の移動度μは
（３）式で表わせる。
μ＝（ｅτ）／ｍｔ ・・・ （３）τ；散乱による
緩和時間 従って、質量の影響だけを考えると、軽い電子でμは大
きくなるはずである。しかし、従来のＭＯ８素子では、
ｍの効果とは別に、τによる低下が大きく影響している
。すなわち、反転層を形成するためにＶｇを印加するこ
とにより、表面近傍には強い電界が形成されており、電
子の移動度は表面散乱の影響によシ、強反転近傍では（
３）式のτが減少し、μは小さくなる。すなわち、せっ
かく軽い質量の電子を用意しながら、τ、すなわち散乱
による緩和時間の効果によシ、十分な移動度μの向上が
望めていないという問題があった。
緩和時間 従って、質量の影響だけを考えると、軽い電子でμは大
きくなるはずである。しかし、従来のＭＯ８素子では、
ｍの効果とは別に、τによる低下が大きく影響している
。すなわち、反転層を形成するためにＶｇを印加するこ
とにより、表面近傍には強い電界が形成されており、電
子の移動度は表面散乱の影響によシ、強反転近傍では（
３）式のτが減少し、μは小さくなる。すなわち、せっ
かく軽い質量の電子を用意しながら、τ、すなわち散乱
による緩和時間の効果によシ、十分な移動度μの向上が
望めていないという問題があった。
（発明が解決しようとする課題）
本発明は、上記した従来の問題点を解決するもので半導
体装置を形成するシリコン膜内圧歪みを内在させること
によシ、あらかじめ伝導効果の大きいバレーの電子の分
布を増大させておくと共に、シリコン膜厚を薄くしてお
き、表面電界効果を小さくシ、これによシ弱ゲート電界
領域でも、十分大きな電流を得られる高移動度、大ドラ
イブ能力を有する半導体装置を提供することを目的とす
る。
体装置を形成するシリコン膜内圧歪みを内在させること
によシ、あらかじめ伝導効果の大きいバレーの電子の分
布を増大させておくと共に、シリコン膜厚を薄くしてお
き、表面電界効果を小さくシ、これによシ弱ゲート電界
領域でも、十分大きな電流を得られる高移動度、大ドラ
イブ能力を有する半導体装置を提供することを目的とす
る。
（課題を解決するための手段）
本発明は、上記目的を達成するために（１００）ｐ型シ
リコン半導体領域にｎ型不純物を含むソース及びドレイ
／と、前記ソース、ドレイン間の前記半導体領域上に絶
縁膜を介してゲート電極が形成された半導体装置におい
て、前記半導体領域には８．ｌＸ１０’〜７．３Ｘ１０
３の引張り歪みを内在させるようにしたことを特徴とす
る半導体装置を提供する。
リコン半導体領域にｎ型不純物を含むソース及びドレイ
／と、前記ソース、ドレイン間の前記半導体領域上に絶
縁膜を介してゲート電極が形成された半導体装置におい
て、前記半導体領域には８．ｌＸ１０’〜７．３Ｘ１０
３の引張り歪みを内在させるようにしたことを特徴とす
る半導体装置を提供する。
（作用）
本発明によれば、シリコン（１００）基板において、２
方向に１０ ｄｙｎｅ ／ｃｊ程度の圧縮応力が発生し
、これによシ伝導電子のバレー（等エネルギー面）は第
２図のように変化する。すなわち、２軸上のバレーのエ
ネルギーが低下し、等エネルギー面は膨らむ。そして、
ｘ、ｙ方向に引っ張り応力が加わＤ、ＸｌＹ軸上のバレ
ーのエネルギーが増加して等エネルギー面は小さくなる
。こうして、電子の存在確率はｚ軸上のバレーが最も高
くなシ、９０チ以上となる。
方向に１０ ｄｙｎｅ ／ｃｊ程度の圧縮応力が発生し
、これによシ伝導電子のバレー（等エネルギー面）は第
２図のように変化する。すなわち、２軸上のバレーのエ
ネルギーが低下し、等エネルギー面は膨らむ。そして、
ｘ、ｙ方向に引っ張り応力が加わＤ、ＸｌＹ軸上のバレ
ーのエネルギーが増加して等エネルギー面は小さくなる
。こうして、電子の存在確率はｚ軸上のバレーが最も高
くなシ、９０チ以上となる。
この状態でＶｇを印加すると、７ｇが増大するにつれ伝
導帯端エネルギー■がフェルミ準位ＥＦに接近し、シリ
コン（１００）表面に伝導電子が誘起されｐ形半導体が
ｎ形に反転する。ｙ軸方向の運動を考えると前述の（１
）〜（３）式よシこれらの電子は軽い電子ということに
なυ、ソース、ドレイン間の電子の移動度は、はとんど
が軽い電子であるため、極めて大きくなる。
導帯端エネルギー■がフェルミ準位ＥＦに接近し、シリ
コン（１００）表面に伝導電子が誘起されｐ形半導体が
ｎ形に反転する。ｙ軸方向の運動を考えると前述の（１
）〜（３）式よシこれらの電子は軽い電子ということに
なυ、ソース、ドレイン間の電子の移動度は、はとんど
が軽い電子であるため、極めて大きくなる。
次に、表面電界の効果を考えてみる。
Ｖｇによって強反転領域にもって行かなくても、上述し
たように歪によって既１１Ｃｚ方向のエネルギーバレー
がエネルギー的に低くなっている。
たように歪によって既１１Ｃｚ方向のエネルギーバレー
がエネルギー的に低くなっている。
さらに半導体装置が形成されるＳＯＩ膜を薄くすること
により、デプレション層をＳ ｉ Ｏ，層内にまで持た
せ、表面反転層の縦方向の電界を極めて小さくせしめ、
これにより弱反転領域でも、移動度が極めて高い素子を
提供することが可能である。
により、デプレション層をＳ ｉ Ｏ，層内にまで持た
せ、表面反転層の縦方向の電界を極めて小さくせしめ、
これにより弱反転領域でも、移動度が極めて高い素子を
提供することが可能である。
（実施例）
本発明による一実施例について、図面を用いて詳細に説
明する。第４図は前記本発明による一実施例を得るため
の一実施例方法を示す工程断面図である。
明する。第４図は前記本発明による一実施例を得るため
の一実施例方法を示す工程断面図である。
まず、第４図（ａ）に示すように下地のシリコン（１０
０）基板（１１上に厚い絶縁膜層（２）を形成した後前
記絶縁膜層（２）を除去して（Ｚｏｏ）基板（１）面を
一部露出させる。この上に多結晶シリコン層あるいはア
モルファスシリコン層（３）を例えば１００ＯＡ以下゛
の膜厚で堆積する。続いて、前記露出しているシリコン
（Ｚｏｏ）基板［１）の部分を結晶種として、ＥＢアニ
ールあるいはレーザーアニール等で多結晶シリコン層あ
るいはアモルファスシリコン層ヲ単結晶化シリコン層（
５）とする（第４図（ｂ））。ここで、例えばＥＢアニ
ールの条件として一電子ビーム電流を６５〜９０ｍＡ１
走査速度を１０ＬＭ／ｓｅｃ以上、基板温度を６００℃
以下の適当な条件に設定することによシ単結晶化シリコ
ン層（５）内に８、ｌＸ１０ 〜７．３Ｘ１０ の引
張シ歪みを内在させることが可能である。
０）基板（１１上に厚い絶縁膜層（２）を形成した後前
記絶縁膜層（２）を除去して（Ｚｏｏ）基板（１）面を
一部露出させる。この上に多結晶シリコン層あるいはア
モルファスシリコン層（３）を例えば１００ＯＡ以下゛
の膜厚で堆積する。続いて、前記露出しているシリコン
（Ｚｏｏ）基板［１）の部分を結晶種として、ＥＢアニ
ールあるいはレーザーアニール等で多結晶シリコン層あ
るいはアモルファスシリコン層ヲ単結晶化シリコン層（
５）とする（第４図（ｂ））。ここで、例えばＥＢアニ
ールの条件として一電子ビーム電流を６５〜９０ｍＡ１
走査速度を１０ＬＭ／ｓｅｃ以上、基板温度を６００℃
以下の適当な条件に設定することによシ単結晶化シリコ
ン層（５）内に８、ｌＸ１０ 〜７．３Ｘ１０ の引
張シ歪みを内在させることが可能である。
この実施例では、電子ビーム電流ｇ Ｑ ｍ Ａ ｒ走
査速度１５α／就、基板温度５５０℃とした。その結果
、単結晶化の際の熱工程において、上層シリコン層（５
）と下層絶縁膜層（２）との熱膨張率の違いにより、冷
却後には上層シリコン層（５）ではｘｘ、ｙｙ力方向引
張シ歪が約１０ であり、これを応力に直すと１０ ｄ
ｙｎｅ／−程度に相当する。この上層シリコン層（５）
にソース、ドレイン及びチャネル領域を含ｔｒｎｆヤネ
ルＭＯ８）ランジスタ（７）を形成する（第４図（Ｃ）
）。
査速度１５α／就、基板温度５５０℃とした。その結果
、単結晶化の際の熱工程において、上層シリコン層（５
）と下層絶縁膜層（２）との熱膨張率の違いにより、冷
却後には上層シリコン層（５）ではｘｘ、ｙｙ力方向引
張シ歪が約１０ であり、これを応力に直すと１０ ｄ
ｙｎｅ／−程度に相当する。この上層シリコン層（５）
にソース、ドレイン及びチャネル領域を含ｔｒｎｆヤネ
ルＭＯ８）ランジスタ（７）を形成する（第４図（Ｃ）
）。
ここで、単結晶シリコン層（５）にメモリーなどのデバ
イスを形成した後、上層に薄いＳＯＩ膜を形成しても良
い。
イスを形成した後、上層に薄いＳＯＩ膜を形成しても良
い。
また、前記ＭＯＳトランジスタの他に別のＭＯＳトラン
ジスタを形成して多層構造にしたりｎｐｎ トランジス
タ等と混在して形成しても良い。
ジスタを形成して多層構造にしたりｎｐｎ トランジス
タ等と混在して形成しても良い。
さらにまた、本発明による他の実施例として、（ｉｏｏ
）ｐ型巣結晶シリコン半導体膜に形成されたｎチャネル
ＭＯＳトランジスタを備えるメモリなどをパッケージす
る際に第５図のようにチップＱｌの４隅にパッケージの
ツメａυが当たるようになるなど、外部から前記半導体
膜に８．ｌＸ１０ 〜７．３Ｘ１０”の引張シ歪みが内
在するような応力を加えるようにしても良い。
）ｐ型巣結晶シリコン半導体膜に形成されたｎチャネル
ＭＯＳトランジスタを備えるメモリなどをパッケージす
る際に第５図のようにチップＱｌの４隅にパッケージの
ツメａυが当たるようになるなど、外部から前記半導体
膜に８．ｌＸ１０ 〜７．３Ｘ１０”の引張シ歪みが内
在するような応力を加えるようにしても良い。
本発明による実施例では、弱反転領域でも移動度は２３
００ ｄ／Ｖｓｅｅ を得ることが出来た。この値は
、従来（７） ｎ ｆ−ｙネルＭ ＯＳ素子の値５５０
ｃｄｉ／Ｖｓｅｅから比べると約４倍にも達している
ことが分った。
００ ｄ／Ｖｓｅｅ を得ることが出来た。この値は
、従来（７） ｎ ｆ−ｙネルＭ ＯＳ素子の値５５０
ｃｄｉ／Ｖｓｅｅから比べると約４倍にも達している
ことが分った。
さらに、ＳＯＩ膜は１２５〜１０５０Ａの範囲が、もっ
とも良く、高い移動度が得られた。
とも良く、高い移動度が得られた。
本発明によれば高移動度、大ドライブ電力を有する半導
体装置を得ることができる。
体装置を得ることができる。
第１図は、シリコン伝導帯の等エネルギー面（バレー）
の模式図、第２図は、ＭＯＳトランジ実施例を説明する
ための説明図である。 １・・・シリコン（１００）基板、２・・・絶縁膜、３
・・・多結晶あるいはアモルファスシリコン層、４・・
・結晶種、５・・・単結晶化シリコン膜。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 第 ■ 図 第 図 藁 因 第 図 第 図
の模式図、第２図は、ＭＯＳトランジ実施例を説明する
ための説明図である。 １・・・シリコン（１００）基板、２・・・絶縁膜、３
・・・多結晶あるいはアモルファスシリコン層、４・・
・結晶種、５・・・単結晶化シリコン膜。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 第 ■ 図 第 図 藁 因 第 図 第 図
Claims (2)
- （１）（１００）Ｐ型シリコン半導体領域にｎ型不純物
を含むソース及びドレインと、前記ソース、ドレイン間
の前記半導体領域上に絶縁膜を介してゲート電極が形成
された半導体装置において、前記半導体領域には、８．
１×１０＾−＾４〜７．３×１０＾−＾３の引張り歪み
を内在させるようにしたことを特徴とする半導体装置。 - （２）前記半導体領域の膜厚は１２５Åから１０５０Å
であることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19711788A JPH0246776A (ja) | 1988-08-09 | 1988-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19711788A JPH0246776A (ja) | 1988-08-09 | 1988-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246776A true JPH0246776A (ja) | 1990-02-16 |
Family
ID=16369015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19711788A Pending JPH0246776A (ja) | 1988-08-09 | 1988-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591989A (en) * | 1990-11-16 | 1997-01-07 | Seiko Epson Corporation | Semiconductor device having first and second gate insulating films |
-
1988
- 1988-08-09 JP JP19711788A patent/JPH0246776A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591989A (en) * | 1990-11-16 | 1997-01-07 | Seiko Epson Corporation | Semiconductor device having first and second gate insulating films |
| US5811323A (en) * | 1990-11-16 | 1998-09-22 | Seiko Epson Corporation | Process for fabricating a thin film transistor |
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