JPH0247742A - ビジータイム制御方式 - Google Patents
ビジータイム制御方式Info
- Publication number
- JPH0247742A JPH0247742A JP19720988A JP19720988A JPH0247742A JP H0247742 A JPH0247742 A JP H0247742A JP 19720988 A JP19720988 A JP 19720988A JP 19720988 A JP19720988 A JP 19720988A JP H0247742 A JPH0247742 A JP H0247742A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- banks
- busy
- time
- access
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、記憶装置が複数のバンクで構成される場合の
、該記憶装置へのアクセスの制御方式に関し、 従来、複数のバンクの各バンク毎に設ける必要のあった
バンクビジー復号の発生回路をなくし、ハードウェアの
削減を目的とし、 アクセス要求を制御する制御装置内に、順次連続してア
クセスされる複数個のバンク中の最後にアクセスされる
バンクの構成番号を初期値とする計数回路と、該計数回
路の計数値と所定の固定時間に相当する固定値を減算す
る手段と、該減算結果と最初にアクセスされたバンクの
構成番号とを比較する手段とを設けて構成する。
、該記憶装置へのアクセスの制御方式に関し、 従来、複数のバンクの各バンク毎に設ける必要のあった
バンクビジー復号の発生回路をなくし、ハードウェアの
削減を目的とし、 アクセス要求を制御する制御装置内に、順次連続してア
クセスされる複数個のバンク中の最後にアクセスされる
バンクの構成番号を初期値とする計数回路と、該計数回
路の計数値と所定の固定時間に相当する固定値を減算す
る手段と、該減算結果と最初にアクセスされたバンクの
構成番号とを比較する手段とを設けて構成する。
本発明は、記憶装置に対するアクセス要求の制御方式に
関し、特に記憶装置がバンクの集合で構成され、該バン
クが複数個連続アクセスされる場合の制御方式に係る。
関し、特に記憶装置がバンクの集合で構成され、該バン
クが複数個連続アクセスされる場合の制御方式に係る。
記憶装置内の部分記憶装置なるバンク（以下ＢＡＮＫと
もいう）がアクセス中である（以下、ＢＡＮに−Ｂｔｌ
ＳＹ状態ともいう）ことを外部に通知するためのバンク
ビジー信号（以下、ＢＡＮＫ−ＢＵＳＹ信号ともいう）
及びＢＡＮＫのアクセスタイムによる次アクセス要求へ
の待ち時間を与えるバンクビジータイム（以下、ＢＡＮ
に−ＢＵＳＹ−ＴＩＭＥともいう）を発生させる回路は
、従来第５図の如き構成が取られていた。
もいう）がアクセス中である（以下、ＢＡＮに−Ｂｔｌ
ＳＹ状態ともいう）ことを外部に通知するためのバンク
ビジー信号（以下、ＢＡＮＫ−ＢＵＳＹ信号ともいう）
及びＢＡＮＫのアクセスタイムによる次アクセス要求へ
の待ち時間を与えるバンクビジータイム（以下、ＢＡＮ
に−ＢＵＳＹ−ＴＩＭＥともいう）を発生させる回路は
、従来第５図の如き構成が取られていた。
第５図は、従来のバンクビジータイム信号の発生回路を
示しており、５１−１〜５１− ｎ 、 ５３−１〜５
３−ｎはＡＮＤ回路、５２−Ｌ〜５２−ｎは減算用カウ
ンタを表している。以下にその動作を説明すると、まず
、ＢＡＮＫの構成番号（以下、ＢＡＮＫ−ＩＤともいう
）が“００′番目なるＢＡＮに（以下、Ｂ Ａ Ｎ Ｋ
＝ＯＯともいう）がアクセスされると、図上の信号Ｂ
ＡＮＫ−ｌｏ−００と、信号ＳＥＴ“９′がＡＮＤ回路
５１−１を通じて、カウンタ５２−１に数値“９”をセ
ットする。カウンタ５２−１は周期τのクロック毎に−
１の減算を行うカウンタであり、クロック１０個すなわ
ち１０τの時間後に信号ＡＬＬ “０′の出力が真と
なる。従って、“００′番目のＢＡＮＫがアクセスされ
て、１０τ間はＢＡＮに−ＢＵＳＹとなり、次のアクセ
ス要求は受は付けられず、１０τ後以降より次アクセス
要求なるＮＥＩＸＴＢＡＮに−ＩＱ−００信号が受付は
可能となり、ＡＮＤ回路５３−１を通じて、アクセス許
可のＢＡＮＫ−Ｉｎ００−ＡＣＣＥＳＳ−０にの信号を
出す。
示しており、５１−１〜５１− ｎ 、 ５３−１〜５
３−ｎはＡＮＤ回路、５２−Ｌ〜５２−ｎは減算用カウ
ンタを表している。以下にその動作を説明すると、まず
、ＢＡＮＫの構成番号（以下、ＢＡＮＫ−ＩＤともいう
）が“００′番目なるＢＡＮに（以下、Ｂ Ａ Ｎ Ｋ
＝ＯＯともいう）がアクセスされると、図上の信号Ｂ
ＡＮＫ−ｌｏ−００と、信号ＳＥＴ“９′がＡＮＤ回路
５１−１を通じて、カウンタ５２−１に数値“９”をセ
ットする。カウンタ５２−１は周期τのクロック毎に−
１の減算を行うカウンタであり、クロック１０個すなわ
ち１０τの時間後に信号ＡＬＬ “０′の出力が真と
なる。従って、“００′番目のＢＡＮＫがアクセスされ
て、１０τ間はＢＡＮに−ＢＵＳＹとなり、次のアクセ
ス要求は受は付けられず、１０τ後以降より次アクセス
要求なるＮＥＩＸＴＢＡＮに−ＩＱ−００信号が受付は
可能となり、ＡＮＤ回路５３−１を通じて、アクセス許
可のＢＡＮＫ−Ｉｎ００−ＡＣＣＥＳＳ−０にの信号を
出す。
上記動作は、他のＢＡＮＫ−０１〜口についても同様で
ある。
ある。
従来ノ方式テハ、ＢＡＮＫ ＢＩＪＳＹ ＴＩＭＥ！を
発生させるための回路は、各ＢＡＮＫ毎にカウンタを設
け、ＢＡＮＫ−ＢｔｌＳＹ−ＴＩｉＪ［１（７１にカラ
１ ｒ 毎１．： ｈ ウ７ ） タウンして、カウン
タの値が１０′になるまで、同ＢＡＮＫに対する次のア
クセスを待たせる。
発生させるための回路は、各ＢＡＮＫ毎にカウンタを設
け、ＢＡＮＫ−ＢｔｌＳＹ−ＴＩｉＪ［１（７１にカラ
１ ｒ 毎１．： ｈ ウ７ ） タウンして、カウン
タの値が１０′になるまで、同ＢＡＮＫに対する次のア
クセスを待たせる。
この方式だと、各日入ＮＫ毎に複数ビットから成るカウ
ンタを設置するために、ＢＡＮＫ幅が広いと、付属する
ハードウェアが膨大な量となる。
ンタを設置するために、ＢＡＮＫ幅が広いと、付属する
ハードウェアが膨大な量となる。
本発明は、上記問題点に濫みなされたので、複数個のＢ
ＡＮＫがその構成の順番に連続的にアクセスされる頻度
が比較的高い場合に、各ＢＡＮＫ毎に設けたカウンタを
取り除きハードウェアの削減を図ることを目的とする。
ＡＮＫがその構成の順番に連続的にアクセスされる頻度
が比較的高い場合に、各ＢＡＮＫ毎に設けたカウンタを
取り除きハードウェアの削減を図ることを目的とする。
中で最もその構成番号の小さなものより順次アクセスさ
れることを基本とする計算機システムにおいて、 アクセス要求を制御する制御装置内に、上記複数個のバ
ンクの最後のバンクの構成番号を初期値として単位時間
毎に単位加算を行う計数手段と、該計数手段の計数値か
ら、所定の固定時間に相当する数値を減算する手段と、
該減算結果と最初にアクセス開始されたバンクの識別番
号を比較する手段とを設けたことを特徴とするビジータ
イム制御方式である 〔課題を解決するための手段〕 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。
れることを基本とする計算機システムにおいて、 アクセス要求を制御する制御装置内に、上記複数個のバ
ンクの最後のバンクの構成番号を初期値として単位時間
毎に単位加算を行う計数手段と、該計数手段の計数値か
ら、所定の固定時間に相当する数値を減算する手段と、
該減算結果と最初にアクセス開始されたバンクの識別番
号を比較する手段とを設けたことを特徴とするビジータ
イム制御方式である 〔課題を解決するための手段〕 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。
すなわち、本発明は、記憶装置が部分記憶装置なるバン
クの集合にて構成され、該記憶装置は、複数のアクセス
源よりアクセス要求を受け、さらに、記憶装置中の複数
個バンクが連続して順次アクセスされる際には、該複数
個のバンク〔作 用〕 記憶装置が多数のＢＡＮＫの集合で構、成され、該ＢＡ
ＮＫ−ＢＵＳＹ−ＴＩＭ日（７）計測及びＢＡＮＫ Ｂ
［ＩＳＹ信号の発生のために、 ＢＡＮＫ幅をカウントするために十分なビット巾を持つ
カウンタを設け、カウンタの初期値を最後にアクセス開
始されたＢＡＮＫの構成番号とし、単位時間τ毎に“＋
１″づつ加算を行い、該カウンターの値より、ＢＡＮＫ
に固有に設定されたアクセス時間なるＢＡＮＫ−ＢＵＳ
Ｙ−ＴＩＭＢに相当する数値を減算し、該減算結果と最
初にアクセス開始されたバンクの構成番号とを比較する
手段を設け、ＢＵＳＹ ＴＩＭＥ信号を発生させる。す
なわち、バンクの固有のアクセス時間なるＢＡＮＫ−Ｂ
ｔｌＳＹ−ＴＩＭＥに相当する数値より、最後にアクセ
スされたバンクの構成番号を減算し、該結果に最初にア
クセス開始されたバンクの番号を加算した数値に相当す
る時間の間ＢＡＮＫ−ＢｔｌＳＹ信号を発生させるもの
である。
クの集合にて構成され、該記憶装置は、複数のアクセス
源よりアクセス要求を受け、さらに、記憶装置中の複数
個バンクが連続して順次アクセスされる際には、該複数
個のバンク〔作 用〕 記憶装置が多数のＢＡＮＫの集合で構、成され、該ＢＡ
ＮＫ−ＢＵＳＹ−ＴＩＭ日（７）計測及びＢＡＮＫ Ｂ
［ＩＳＹ信号の発生のために、 ＢＡＮＫ幅をカウントするために十分なビット巾を持つ
カウンタを設け、カウンタの初期値を最後にアクセス開
始されたＢＡＮＫの構成番号とし、単位時間τ毎に“＋
１″づつ加算を行い、該カウンターの値より、ＢＡＮＫ
に固有に設定されたアクセス時間なるＢＡＮＫ−ＢＵＳ
Ｙ−ＴＩＭＢに相当する数値を減算し、該減算結果と最
初にアクセス開始されたバンクの構成番号とを比較する
手段を設け、ＢＵＳＹ ＴＩＭＥ信号を発生させる。す
なわち、バンクの固有のアクセス時間なるＢＡＮＫ−Ｂ
ｔｌＳＹ−ＴＩＭＥに相当する数値より、最後にアクセ
スされたバンクの構成番号を減算し、該結果に最初にア
クセス開始されたバンクの番号を加算した数値に相当す
る時間の間ＢＡＮＫ−ＢｔｌＳＹ信号を発生させるもの
である。
第１図は本発明の一実施例であって、本発明によるＢＡ
ＮＫ−Ｂ［ＩＳＹ信号発生回路のブロック図を示してお
り、 １は加算用カウンタ、２は減算器、３は数値比較器、４
はフリップフロップを表し、また、信号名の、しＡＳＴ
”ＢＡＮＫ−［０は連続的にアクセスされるＢＡＮＫの
最終のＢＡＮＫの番号、５ＴＡＲＴ−ＢＡＮに一１Ｄは
最初にアクセスされたＲＡＮにの番号、ＢＡＮに一〇［
ＩＳＹはバンクがアクセス中であることを外部に知らせ
る信号を表している。
ＮＫ−Ｂ［ＩＳＹ信号発生回路のブロック図を示してお
り、 １は加算用カウンタ、２は減算器、３は数値比較器、４
はフリップフロップを表し、また、信号名の、しＡＳＴ
”ＢＡＮＫ−［０は連続的にアクセスされるＢＡＮＫの
最終のＢＡＮＫの番号、５ＴＡＲＴ−ＢＡＮに一１Ｄは
最初にアクセスされたＲＡＮにの番号、ＢＡＮに一〇［
ＩＳＹはバンクがアクセス中であることを外部に知らせ
る信号を表している。
以下、本実施例の構成およびその動作について説明する
。
。
記憶装置中の各バンクが、順番に連続してアクセスされ
る頻度が比較的高い場合に、ＢＡＮＫ−ＢＵＳＹ信号を
発生させるために、外部からのアクセス要求の終了を通
知するＲＩｌｉＯＵ８ＳＴ−ＥＮＤ信号（図示しない）
発生時のメモリのＢＡＮＫの構成番号（ＢＡＮＫ−ＩＱ
）をＬＡＳＴ−ＢＡＮＫ ＩＱとし、該ＢＡＮＫ−ＩＱ
を人力とするカウンタを設ける。
る頻度が比較的高い場合に、ＢＡＮＫ−ＢＵＳＹ信号を
発生させるために、外部からのアクセス要求の終了を通
知するＲＩｌｉＯＵ８ＳＴ−ＥＮＤ信号（図示しない）
発生時のメモリのＢＡＮＫの構成番号（ＢＡＮＫ−ＩＱ
）をＬＡＳＴ−ＢＡＮＫ ＩＱとし、該ＢＡＮＫ−ＩＱ
を人力とするカウンタを設ける。
更に、該カウンタの出力と、（ＢＡＮＫのハード構成に
よって決められる＞ ＢＡＮＫ−ＢＵＳＹ−ＴＩＭＥに
相応する固定値とを減算するための減算装置２の設置、
ならびに該減算装置２の出力（図上で、記号ａで示す）
と、アクセスを開始した時のＢＡＮＫ−ＩＱなる５ＴＡ
ＲＴ−ＢＡＮＫｉＤ （図上で、記号すで示す）とを
比較器３ （図上で、記号ＣＤＭＰで示す）にて比較し
、該減算装置２の減算結果より、５ＴＡＲＴ−ＢＡＮＫ
−Ｉｎの方が大きい値を示すと（すなわち、ａ＞ｂであ
る。と）、ＢＡＮＫ−ＢＵＳＹ状態である。
よって決められる＞ ＢＡＮＫ−ＢＵＳＹ−ＴＩＭＥに
相応する固定値とを減算するための減算装置２の設置、
ならびに該減算装置２の出力（図上で、記号ａで示す）
と、アクセスを開始した時のＢＡＮＫ−ＩＱなる５ＴＡ
ＲＴ−ＢＡＮＫｉＤ （図上で、記号すで示す）とを
比較器３ （図上で、記号ＣＤＭＰで示す）にて比較し
、該減算装置２の減算結果より、５ＴＡＲＴ−ＢＡＮＫ
−Ｉｎの方が大きい値を示すと（すなわち、ａ＞ｂであ
る。と）、ＢＡＮＫ−ＢＵＳＹ状態である。
図１の具体的な動作の例を説明する。
まず、アクセスを開始した時のＢＡＮＫ−Ｉｎ （ＳＴ
ＡＲＴ−ＢＡＮＫ−１ｎ）を′０”、ＢＡＮＫ−８ＵＳ
Ｙ−ＴＩＭＥを１０τ、外Ｂ カラ（７） ＲＥＱＵＥ
ＳＴ−ＢＮＯ信号発生時ノＢＡＮＫ−１ｎ（ＬＡＳＴ−
ＢＡＮＫ−１０）を５”と仮定する。
ＡＲＴ−ＢＡＮＫ−１ｎ）を′０”、ＢＡＮＫ−８ＵＳ
Ｙ−ＴＩＭＥを１０τ、外Ｂ カラ（７） ＲＥＱＵＥ
ＳＴ−ＢＮＯ信号発生時ノＢＡＮＫ−１ｎ（ＬＡＳＴ−
ＢＡＮＫ−１０）を５”と仮定する。
最初に、ＬＡＳＴ−ＢＡＮＫ−１０である”５′″が、
カウンタにセットされ、カウント値は、５→６→７−８
→９→１０・・・・・・となる。
カウンタにセットされ、カウント値は、５→６→７−８
→９→１０・・・・・・となる。
次ノ減算装置２では、ＢＡＮＫ−ＢｔｌＳＹ−ＴＩＭＥ
カー １０τ”であるので、固定値“９”を、カウンタ
の出力値から減算し、その減算結果は、−４→−３→−
２→−１−０−１・・・・・・となる。
カー １０τ”であるので、固定値“９”を、カウンタ
の出力値から減算し、その減算結果は、−４→−３→−
２→−１−０−１・・・・・・となる。
更に、比較回路３で、５ＲＡＲＴ−ＢＡＮに−ＩＱであ
る“０”との比較を行い、減算結果＜ ５ＴＡＲＴ−Ｂ
へＮＫＩｎとなる時に、８ＡＮＫ−［］ＩＪＳＹ信号が
発生する。
る“０”との比較を行い、減算結果＜ ５ＴＡＲＴ−Ｂ
へＮＫＩｎとなる時に、８ＡＮＫ−［］ＩＪＳＹ信号が
発生する。
この動作の状態を表にして第２図に示している。
第２図は、カウンタ１カウント値に応じて、減算器２、
比較器３、ＢＡＮに−ＢＩＪＳＹ信号の変化の状態を表
にまとめたものであり、ＢＡＮＫ−ＢＵＳＹ信号は５τ
の待時間（ｌｌａｉｔ Ｔｉｍｅ）後に信号−ビｎはＡ
ＮＤ回路を示している。
比較器３、ＢＡＮに−ＢＩＪＳＹ信号の変化の状態を表
にまとめたものであり、ＢＡＮＫ−ＢＵＳＹ信号は５τ
の待時間（ｌｌａｉｔ Ｔｉｍｅ）後に信号−ビｎはＡ
ＮＤ回路を示している。
ＢＡＮＫ−Ｂ［ＩＳＹ信号は反転論理で使用され、次に
アクセス要求を行うＢＡＮにのアクセス要求信号、ＮＥ
ＸＴ−ＢＡＮＫ−ＩＱ−００〜ＯｎとＡＮＤ回路５−１
〜５ｎと論理積が取られ、各ＢＡＮＫに対するアクセス
許可信号ＢＡＮＫ−１０−００−ＡＣＣ［１ＳＳ−０に
〜ＢＡＮ−Ｉｎ−ＯｎＡＣＣＥＳＳ−ＯＫが作成される
。
アクセス要求を行うＢＡＮにのアクセス要求信号、ＮＥ
ＸＴ−ＢＡＮＫ−ＩＱ−００〜ＯｎとＡＮＤ回路５−１
〜５ｎと論理積が取られ、各ＢＡＮＫに対するアクセス
許可信号ＢＡＮＫ−１０−００−ＡＣＣ［１ＳＳ−０に
〜ＢＡＮ−Ｉｎ−ＯｎＡＣＣＥＳＳ−ＯＫが作成される
。
第４図は、バンクビジー状態を示すタイムチャートであ
り、アクセスを開始した時のＢＡＮＫ−１０が“００″
であり外部から（７） ＲＢＯＩＩＥＳＴ−ＥＮＤ ４
Ｍ 号（図示しない）発生時のしＡＳＴ−ＢＡＮＫ−１
０を０５”とした例である。
り、アクセスを開始した時のＢＡＮＫ−１０が“００″
であり外部から（７） ＲＢＯＩＩＥＳＴ−ＥＮＤ ４
Ｍ 号（図示しない）発生時のしＡＳＴ−ＢＡＮＫ−１
０を０５”とした例である。
記憶装置はＲＡＮ問０〜０５まで順にアクセスされ、最
後にアクセスされたＢＡＮになるＢＡＮに−０５へのア
クセスがａ点でなされ、各ＲＡＮにがＢＵＳＹ状！！６
−Ｑ 〜６−５１．：入り、ＢＡＮＫ−ＢＵＳＹ−ＴＩ
ＭＥ（Ｄ計測カ開始される、このＢＡＮに−ＢｔｌＳＹ
−ＴＩＭＥの計測中に、構成番号が“００”であるＢＡ
ＮＫ−００にアクセス要求がｂ点にて行われても、該要
求は受付けられず、ａ点より時間５τ後の０点より８八
ＮＫ−００はアクセス要求を受付は可となり、アクセス
要求が受は付けられると７で示す８＾ＮＫ−ＢｔｌＳＹ
の状態に入る。
後にアクセスされたＢＡＮになるＢＡＮに−０５へのア
クセスがａ点でなされ、各ＲＡＮにがＢＵＳＹ状！！６
−Ｑ 〜６−５１．：入り、ＢＡＮＫ−ＢＵＳＹ−ＴＩ
ＭＥ（Ｄ計測カ開始される、このＢＡＮに−ＢｔｌＳＹ
−ＴＩＭＥの計測中に、構成番号が“００”であるＢＡ
ＮＫ−００にアクセス要求がｂ点にて行われても、該要
求は受付けられず、ａ点より時間５τ後の０点より８八
ＮＫ−００はアクセス要求を受付は可となり、アクセス
要求が受は付けられると７で示す８＾ＮＫ−ＢｔｌＳＹ
の状態に入る。
上記具体例では、最初にアクセス開始されたＢＡＮＫの
Ｉｎを“００１番目としているが、勿論、任意の番号の
ＢＡＮにより、アクセス開始が可能であり、また、該ア
クセス開始されたバンクより連続する任意のバンクで終
了してもよい。
Ｉｎを“００１番目としているが、勿論、任意の番号の
ＢＡＮにより、アクセス開始が可能であり、また、該ア
クセス開始されたバンクより連続する任意のバンクで終
了してもよい。
なり、著しいハードウェアの削減となる。
第１図は本発明によるバンクビジー信号発生回路のブロ
ック図、第２図はバンクビジー信号発生回路の動作状態
表、第３図は本発明による各バンクへのアクセス許可信
号作成回路、第４図はバンクビジー状態を示すタイムチ
ャート、第５図は従来例のバンクビジータイムの発生回
路である。 １・・・・・・加算用カウンタ、２・・・・・・減算器
、３・・・・・・数値比較器、４・・・・・・フリップ
フロップ、５−１〜５− ｎ −・・−・−Ａ Ｎ Ｄ
回路、６−０〜６−５．７・・・・・・ＢＡＮに−Ｂｔ
ｌＳＹ状態〔発明の効果〕 従来、各バンク毎に必要であった複数ビットからなるカ
ウンタ及びその付属回路が不必要と特許出願人 工業技
術院長 飯塚 幸三水発＠）コよろ各パックへのアクセ
ス許可４号）／￥成ｖＪ発第 図
ック図、第２図はバンクビジー信号発生回路の動作状態
表、第３図は本発明による各バンクへのアクセス許可信
号作成回路、第４図はバンクビジー状態を示すタイムチ
ャート、第５図は従来例のバンクビジータイムの発生回
路である。 １・・・・・・加算用カウンタ、２・・・・・・減算器
、３・・・・・・数値比較器、４・・・・・・フリップ
フロップ、５−１〜５− ｎ −・・−・−Ａ Ｎ Ｄ
回路、６−０〜６−５．７・・・・・・ＢＡＮに−Ｂｔ
ｌＳＹ状態〔発明の効果〕 従来、各バンク毎に必要であった複数ビットからなるカ
ウンタ及びその付属回路が不必要と特許出願人 工業技
術院長 飯塚 幸三水発＠）コよろ各パックへのアクセ
ス許可４号）／￥成ｖＪ発第 図
Claims (1)
- 【特許請求の範囲】 記憶装置が部分記憶装置なるバンクの集合にて構成され
、該記憶装置は複数のアクセス源よりアクセス要求を受
け、さらに、記憶装置中の複数個のバンクが連続してア
クセスされる際には、該複数個のバンク中の最も構成番
号の小さなものより順次アクセスされることを基本とす
る計算機システムにおいて、 アクセス源からのアクセス要求を制御する制御装置内に
、 上記複数個のバンクの最後のバンクの構成番号を初期値
として単位時間毎に単位加算を行う計数手段と、 該計数手段の計数値から所定の固定時間に相当する数値
を減算する手段と、 該減算結果と最初にアクセス開始されたバンクの識別番
号を比較する手段とを設けたことを特徴とするビジータ
イム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720988A JPH0247742A (ja) | 1988-08-09 | 1988-08-09 | ビジータイム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720988A JPH0247742A (ja) | 1988-08-09 | 1988-08-09 | ビジータイム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247742A true JPH0247742A (ja) | 1990-02-16 |
Family
ID=16370640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19720988A Pending JPH0247742A (ja) | 1988-08-09 | 1988-08-09 | ビジータイム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247742A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126748A (ja) * | 1983-12-13 | 1985-07-06 | Nec Corp | メモリアクセス制御装置 |
| JPS61255448A (ja) * | 1985-05-08 | 1986-11-13 | Nec Corp | メモリアクセス制御装置 |
-
1988
- 1988-08-09 JP JP19720988A patent/JPH0247742A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126748A (ja) * | 1983-12-13 | 1985-07-06 | Nec Corp | メモリアクセス制御装置 |
| JPS61255448A (ja) * | 1985-05-08 | 1986-11-13 | Nec Corp | メモリアクセス制御装置 |
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